JPH01298596A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置に関し、特にダイナミック型
ランダムアクセスメモリ装置（以下、ＲＡＭ）のリフレ
ッシュ方式に関する。

［従来の技術］ ダイナミックＲＡＭ（以下ＤＲＡＭと略す）のリフレッ
シュ方法は、その規格において規定されている。例えば
ＩＭ　　ＤＲＡＭの場合、８ｍｓの問に行アドレスを変
化させ、５１２サイクルのリフレッシュを実行すれば、
全メモリセルのリフレッシュが完了し、情報が保持され
ることが保証されている。このためＤＲＡＭの内部は、
５１２０行アドレスを外部で選択するだけで、内部では
全メモリセルが選択されるよう構成されていた。

この構成をＩＭ　　ＤＲＡＭを例として、第４図を用い
て説明する。メモリセル４０１は２次元のマトリックス
に配列され、行デコーダ４０２によって選択されるワー
ド線と列デコーダ４０３で選択されるビット線との交点
に配置されている。リフレッシュサイクルは５１２であ
るから、ワード線を選択駆動する行デコーダが５１２台
、列デコーダ及びメモリセルからの読み出し信号の増幅
及びリフレッシュ動作を行うセンスアンプが２０４８台
の構成となっている。外部人力されるアドレス信号は、
リフレッシュ・アドレスである行アドレス、Ｘｏ−Ｘ８
及び列アドレス、ＹＯ〜Ｙ１０がそれぞれのアドレス・
バッファで増幅されるデコーダに入力されている。

次に、動作を説明する。内部での動きはリード・ライト
とリフレッシュとて途中までは全く同しである。まず、
外部アドレスの人力で対応した行デコーダ４０２が選択
されると、そのワード線に接続されている２０４８のメ
モリセルが同時に選択され、各々のビット線に接続され
ているセンスアンプによって同時にリフレッシュされる
。従って、５１２の行デコーダをすべて選択すれば、１
Ｍビットの全メモリセルのリフレッシュが完了すること
になる。

リード・ライト動作ではこの後、列デコーダ４０３によ
ってビット線を選択することで、１ビツトのメモリセル
選択が完了する。

［発明が解決しようとする問題点］ 前述のように、ＤＲＡＭは規定のサイクル数で、そのリ
フレッシュを完了しなければならないため、外部から選
択されるメモリセルは１ビツトにもかかわらず、内部で
は多くのメモリセルが同時に選択されリフレッシュ動作
が行われている。

例にしたＩＭ　　ＤＲＡＭの場合には、内部では２０４
８のビットのメモリセルが同時に選択され、リフレッシ
ュされている。しかしながら、通常のリードライト動作
では、選択されるメモリセルはランダムであるため、同
時にリフしツシュされているメモリセルもランダムとな
り、全てのメモリセルが一様にリフレッシュされること
にはならない。

従って、通常のリード・ライト動作時に、多くのメモリ
セルがリフレッシュされているにもかかわらず、全く独
立したリフレッシュ動作を実行しなければ、全メモリセ
ルの情報保持を保証することはできない。つまり、通常
のリード・ライト動作時に行われているリフレッシュは
無駄になっているのである。

ところで、メモリの大容量化には様々な問題があるが、
その中で最大の問題は消費電力の増大である。ＤＲＡＭ
において、消費電力の最大の割合を占めるのはリフレッ
シュ電流である。ＩＭ　　ＤＲＡＭを例にとると、メモ
リセルの接続されるビット線は一本当り約０．５ＰＦの
容量を持ち、２０４８本のビット線が一斉に充放電する
ことでリフレッシュが実行される。従って、電源電圧５
■、動作サイクルタイム２６０ｎｓとすれば、その電流
は約３０ｍＡとなって全消費電流の半分を占めることに
なる。

つまり、通常のリード・ライト動作時には、結局無駄に
なってしまうリフレッシュのために、多くの電力が消費
されているという問題があった。

［発明の従来技術に対する相違点コ 上述した従来の更正法に対して、本発明によれば、通常
の動作では選択されるメモリセルを含む小さなブロック
だけが動作し、リフレッシュ動作の場合には規定された
サイクル数でリフレッシュが完了するよう複数のブロッ
クが同時に動作するように構成されている。

［問題点を解決するための手段］ 本発明の半導体メモリでは、全体を小ブロックに分割し
、通常のリード・ライト動作時には選択されたメモリセ
ルを含む１つの小ブロックだけを動作させて、消費電力
を減少させ、リフレッシュ動作時には、規定されたリフ
レッシュサイクル数に対応するよう複数のブロックが同
時に動作するよう構成されている。

［実施例］ 棗上叉崖舅 第１図は本発明の第１実施例を示すブロック図である。

本例では簡単のため、全体を２つに分割しているが、こ
れ以上の分割を行う場合にも全く同じように考えること
ができる。分割数は多ければそれだけ消費電力低減の効
果が大きいが、制御の複雑さも増加するため、むやみに
多くすることは適当でない。

全体の構成は、第４図で説明した従来例と類似している
が、２分割にしたため同じ行デコーダ１０１．１０２が
２台ずつあり合計１０２４台となっている点が異なって
いる。また、その分割を制御するため、列アドレスの最
上位桁φＹＩＯとリフレッシュ信号φＲＥＦで動作する
リフレッシュ制御回路１０３がある。

まず、通常のリード・ライト動作を説明する。

リフレッシュ・モードではないため、リフレッシュ制御
回路１０３は入力された外部アドレスＹ１０に応じて、
２つのメモリセルアレイ１０４，１０５の一方を選択信
号φＢ１、φＢ２で選択し、そのブロック１０４（１０
５）の行デコーダ１θ１（１０２）及びセンスアンプ１
０６（１０７）を動作させる。非選択となったブロック
１０５（１０４）は行デコーダ１０２（１０１）及びセ
ンスアンプ１０７　（１０６）が動作しないため、電力
を消費しない。

次に、リフレッシュ動作の場合を説明する。リフレッシ
ュ・モードでは、規定のサイクル数で全メモリセルのリ
フレッシュを完了するため、２つのメモリセルアレイ１
０４，１０５が同時に動作する必要があり、リフレッシ
ュ制御回路１０３はφＲＥＦによってφＹＩＯに無関係
にφＢｌ、φ８２両者を活性化し、両ブロックの行デコ
ーダ１０１．１０２及びセンスアンプ１０６，１０７を
動作させる。

リフレッシュ信号は、外部信号として入力されてもいい
し、またＤＲＡＭの標準となっているＲＯＲ（ＲＡＳ　
　０ＮＬＹ　　ＲＥＦＲＥＳＨ）あるいは、ＣＢＲ（Ｃ
ＡＳ　　ＢＥＦＯＲＥ　　ＲＡＳ）モードによって、内
部で判定しこれを発生してもよい。

第りＪＪ河例 リフレッシュ動作での問題はその消費電力が大きな事は
もちろん、短時間に大きな電流が流れるため、電源およ
びＧＮＤ等の配線の抵抗によって大きな電位降下を引き
起こし、回路動作を不安定にしてしまうことがある。本
発明の第１実施例によれば、リード・ライト動作での電
流は減少するが、リフレッシュ動作での電流は変化しな
い。これはＤＲＡＭがリフレッシュを必要とする限り、
解決できない問題であるが、瞬間的に流れるピーク電流
値を小さくし、配線抵抗による電位降下の影響を小さく
することは可能である。トータルの電流値は不変である
から、センスアンプの動作時間を長くしてピーク電流を
小さくすることになるが、それではリード・ライトでの
速度が遅くなってしまう。本発明によればリード・ライ
トでの電流は小さくなっているから、リフレッシュ動作
時のみ動作速度を遅くすればよい。

第２図は、第１実施例のリフレッシュ動作時のみ、動作
速度を遅くする機能を加えた第２実施例のブロック図で
あり、第３図はそのセンスアンプ部分の回路図である。

第２図には、第１図に比較して、センスアンプ２０１，
２０２の動作速度を制御するために、φＲ９Ｅの信号が
追加されている。第２実施例中、第１実施例と同一構成
部分には同一符号を付して説明は省略する。

第３図のセンスアンプ回路は、交差接続されたＮチャン
ネル、Ｐチャンネル２種類のトランジスタを使フｋＣＭ
Ｏ５型フリップフロップで構成されている。またそれぞ
れの共通接続されたソースはφＳＮ、　　φＳＰの信号
線に接続されている。図では省略されている６が、この
信号線は複数のセンスアンプに共通となっている。この
信号線をそれぞれＶＣＣ，ＧＮＤの電源に接続している
トランジスタＱｌ−Ｑ４は、リフレッシュ制御回路２０
３からのリフレッシュ信号φＲ９Ｅ、その逆送信号φＲ
５Ｅ、ブロック選択信号φＢ１、その逆送信号φＢ１に
よって制御されている。

ここで簡単にセンスアンプの動作を説明する。

動作開始前は、ビット線、φＳＮ、φＳＰはすへてＶＣ
Ｃ，ＧＮＤ２つの電源の中間の電位にプリチャージされ
ている。読み出し動作が始まると、まず片側のビット線
にメモリセルの信号が現れ、１対のビット線に差信号が
生じる。次に、φＳＮ。

φＳＰをそれぞれの電源に対して動かすことで増幅が行
われる。センスアンプを流れる電流はφＳＮ、φＳＰの
速度で決定されるから、これをゆっくり動かしてやれば
ピーク電流を小さくすることができる。

図の例では、リード・ライト動作ではブロック選択信号
φＢ１で駆動されるＱｌ、Ｑ３で、動作速度が決まり、
リフレッシュ動作ではφＲＳＥで駆動されるＱ２．Ｑ４
で決まる。そこで、Ｑ２゜Ｑ４をＱｌ、Ｑ３よりも小さ
くしておけば、リフレッシュ時には速度が遅くなりピー
ク電流を減少させることができる。

［発明の効果］ 以上述べたように本発明によれば、通常のリード・ライ
ト動作では選択されるメモリセルを含む小さなブロック
だけが動作するため、ビット線の充電による消費電力が
大きく低減される。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は第２実施例のブロック図、第３図は第２実施例のセン
スアンプ回路部分の回路図、第４図は従来例を示すブロ
ック図である。 １０１、　１０２・争・・行デコーダ、１０３．２０３
・・・・リフレッシュ制御回路、１０４．１０５・・φ
・メモリセルアレイ、１０６．１０７゜ ２０１．２０２・・・・・・・センスアンプ、Ｘｏ−Ｘ
８・・・・・・・外部入力行アドレス、ＹＯ〜ＹＩＯ・
・・・・・外部入力列アドレス、φＲＥＦ・・・・・・
・リフレッシュ信号、φＢｌ、　　φＢ２・・・・ブロ
ック選択信号、φＲ５Ｅ・・・・リフレッシュ時のセン
スアンプ駆動信号、 φＳＰ、φ５Ｎ−−・センスアンプ共通節点信号、Ｑｌ
−Ｑ４・・・・・トランジスタ。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第１　図

Claims (4)

【特許請求の範囲】
1. （１）メモリセル・アレイを小ブロックに分割して構成
   したダイナミック型の半導体メモリ装置に於て、リード
   ・ライト動作を行う場合には、選択されたビットを含む
   小ブロックだけが選択的に動作し、リフレッシュ動作に
   おいては複数の小ブロックが同時に動作し、規定された
   サイクル数で全メモリセルのリフレッシュを完了できる
   よう構成されたことを特徴とする半導体メモリ装置。
2. （２）リード・ライト動作と、リフレッシュ動作とで、
   リフレッシュ動作を行うセンスアンプの動作速度を変化
   させ、ピーク電流値を小さくすることを特徴とする特許
   請求範囲第１項記載の半導体メモリ装置。
3. （３）リード・ライト動作と、リフレッシュ動作との切
   り替えをＲＯＲモードあるいは、ＣＢＲモードによって
   制御することを特徴とする特許請求範囲第１項または第
   ２項記載の半導体メモリ装置。
4. （４）リード・ライト動作と、リフレッシュ動作との切
   り替えを制御する外部信号端子を持つことを特徴とする
   特許請求範囲第１項または第２項記載の半導体メモリ装
   置。