JPH01298768A - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
- Publication number
- JPH01298768A JPH01298768A JP63129923A JP12992388A JPH01298768A JP H01298768 A JPH01298768 A JP H01298768A JP 63129923 A JP63129923 A JP 63129923A JP 12992388 A JP12992388 A JP 12992388A JP H01298768 A JPH01298768 A JP H01298768A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- impurity
- silicon substrate
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本願の発明は、サリサイド構造を有するＭｉｓトランジ
スタの製造方法に関するものである。
スタの製造方法に関するものである。
本願の発明は、上記の様なＭｉｓトランジスタの製造方
法において、金属シリコン化合物を形成した後にシリコ
ン基体へ不純物を導入してソース・ドレイン領域を形成
すると共に、側壁が存在していない状態のゲート電極を
マスクにしてシリコン基体へ不純物を導入することによ
って、ソース・ドレイン領域とシリコン基体側との間に
リーク電流を流さず、しかもソース・ドレイン領域の寄
生抵抗を小さくすることができる様にしたものである。
法において、金属シリコン化合物を形成した後にシリコ
ン基体へ不純物を導入してソース・ドレイン領域を形成
すると共に、側壁が存在していない状態のゲート電極を
マスクにしてシリコン基体へ不純物を導入することによ
って、ソース・ドレイン領域とシリコン基体側との間に
リーク電流を流さず、しかもソース・ドレイン領域の寄
生抵抗を小さくすることができる様にしたものである。
サリサイド構造は、ＭＩＳＩ−ランジスタにおけるソー
ス・ドレイン領域の寄生抵抗や多結晶Ｓｉゲートの配線
抵抗を低減させる技術として注目されている。
ス・ドレイン領域の寄生抵抗や多結晶Ｓｉゲートの配線
抵抗を低減させる技術として注目されている。
第２図は、サリサイド構造を有するＭＩＳトランジスタ
の製造方法の第１従来例を示している。
の製造方法の第１従来例を示している。
この第１従来例では、第２Ａ図に示す様に、Ｓｆ基体１
１上のゲー）ＳｉＯ□膜１２上に多結晶Ｓｉから成るゲ
ート電極１３をまず形成し、このゲート電極１３をマス
クにしてＳｉ基体１１へ不純物を導入してソース・ドレ
イン領域１４を形成する。
１上のゲー）ＳｉＯ□膜１２上に多結晶Ｓｉから成るゲ
ート電極１３をまず形成し、このゲート電極１３をマス
クにしてＳｉ基体１１へ不純物を導入してソース・ドレ
イン領域１４を形成する。
次に、第２Ｂ図に示す様に、ＣＶＤによってＳｉＯ□膜
１５を堆積させ、このＳｉＯ□膜１５とゲートＳｉＯ□
膜１２とをエッチバックして、ゲート電極１３の側部に
側壁１６を形成すると共に、ゲート電極１３及び側壁１
６下にのみゲー）ＳｉＯ□膜１２を残す。
１５を堆積させ、このＳｉＯ□膜１５とゲートＳｉＯ□
膜１２とをエッチバックして、ゲート電極１３の側部に
側壁１６を形成すると共に、ゲート電極１３及び側壁１
６下にのみゲー）ＳｉＯ□膜１２を残す。
次に、第２Ｃ図に示す様に、Ｓｉ基体１１及びゲート電
極１３の夫々の露出部にシリサイド１７．１日を形成し
て、サリサイド構造とする。
極１３の夫々の露出部にシリサイド１７．１日を形成し
て、サリサイド構造とする。
第３図は、第２従来例を示している。この第２従来例で
は、第３Ａ図に示す様に、まずゲート電極１３の側部に
側壁１６を形成する。
は、第３Ａ図に示す様に、まずゲート電極１３の側部に
側壁１６を形成する。
次に、第３Ｂ図に示す様にシリサイド１７．１８を形成
し、その後、第３Ｃ図に示す様にソース・ドレイン領域
１４を形成する。
し、その後、第３Ｃ図に示す様にソース・ドレイン領域
１４を形成する。
ところが、Ｓｉのシリサイド化は均一には進行しナイ。
従って、第１従来例の様にソース・ドレイン領域１４を
形成してからシリサイド１７．１８を形成すると、第２
Ｃ図に示す様に、シリサイド１７が局部的にソース・ド
レイン領域１４からＳｉ基体ＩＩ側へ突き抜は易い。こ
のため、ソース・ドレイン領域１４とｓｉ５体１１との
間でリーク電流が流れる。
形成してからシリサイド１７．１８を形成すると、第２
Ｃ図に示す様に、シリサイド１７が局部的にソース・ド
レイン領域１４からＳｉ基体ＩＩ側へ突き抜は易い。こ
のため、ソース・ドレイン領域１４とｓｉ５体１１との
間でリーク電流が流れる。
一方、ソース・ドレイン領域１４を形成するためのＡｓ
等の不純物の拡散速度は、Ｓｉ中よりもシリサイド１７
．１８中の方が速い。
等の不純物の拡散速度は、Ｓｉ中よりもシリサイド１７
．１８中の方が速い。
従って、第２従来例の様にシリサイド１７．１８を形成
してからソース・ドレイン領域１４を形成すると、第３
Ｃ図に示す様に、シリサイド１７から５４５体１１へ不
純物が染み出た様になり、シリサイド１７の不均一部分
が補償されて、リーク電流が防止される。
してからソース・ドレイン領域１４を形成すると、第３
Ｃ図に示す様に、シリサイド１７から５４５体１１へ不
純物が染み出た様になり、シリサイド１７の不均一部分
が補償されて、リーク電流が防止される。
しかしこの場合、ソース・ドレイン領域１４の形成前に
側壁１６が形成されており、ゲート電極１３とソース・
ドレイン領域１４との間にオフセットΔが生じて、ソー
ス・ドレイン領域１４の寄生抵抗が大きい。
側壁１６が形成されており、ゲート電極１３とソース・
ドレイン領域１４との間にオフセットΔが生じて、ソー
ス・ドレイン領域１４の寄生抵抗が大きい。
オフセットΔを小さくするには側壁Ｉ６を薄くすればよ
いが、薄い側壁１６は加工制御が困難なばかりでなく、
今度はシリサイド１７がゲート電極１３に近接し過ぎて
、ゲート電極Ｉ３とソース・ドレイン領域１４との間の
絶縁性も悪化する。
いが、薄い側壁１６は加工制御が困難なばかりでなく、
今度はシリサイド１７がゲート電極１３に近接し過ぎて
、ゲート電極Ｉ３とソース・ドレイン領域１４との間の
絶縁性も悪化する。
請求項１のＭＩＳトランジスタの製造方法は、側壁２３
を有するゲート電極Ｉ３をシリコン基体１１上に形成す
る工程と、少なくとも前記側壁２３で覆われていない前
記シリコン基体１１の露出部に前記側壁２３に対して自
己整合的に金属シリコン化合物１７．１８を形成する工
程と、前記側壁２３を除去する工程と、前記側壁２３が
除去された前記ゲート電極１３をマスクにして前記シリ
コン基体１１へ不純物２４を導入してソース・ドレイン
領域１４を形成する工程とを夫々具備している。
を有するゲート電極Ｉ３をシリコン基体１１上に形成す
る工程と、少なくとも前記側壁２３で覆われていない前
記シリコン基体１１の露出部に前記側壁２３に対して自
己整合的に金属シリコン化合物１７．１８を形成する工
程と、前記側壁２３を除去する工程と、前記側壁２３が
除去された前記ゲート電極１３をマスクにして前記シリ
コン基体１１へ不純物２４を導入してソース・ドレイン
領域１４を形成する工程とを夫々具備している。
請求項２のＭＩＳトランジスタの製造方法は、ゲート電
極１３をシリコン基体１１上に形成する工程と、前記ゲ
ート電極１３をマスクにして前記シリコン基体１１へ第
１の不純物２４を導入する工程と、前記第１の不純物２
４の導入後に前記ゲート電極１３に側壁２３を形成する
工程と、少なくとも前記側壁２３で覆われていない前記
シリコン基体１１の露出部に前記側壁２３に対して自己
整合的に金属シリコン化合物１７．１８を形成する工程
と、前記ゲート電極１３と前記側壁２３とをマスクにし
て前記シリコン基体１１へ第２の不純物２４を導入し、
この第２の不純物２４と前記第１の不純物２４とでソー
ス・ドレイン領域１４を形成する工程とを夫々具備して
いる。
極１３をシリコン基体１１上に形成する工程と、前記ゲ
ート電極１３をマスクにして前記シリコン基体１１へ第
１の不純物２４を導入する工程と、前記第１の不純物２
４の導入後に前記ゲート電極１３に側壁２３を形成する
工程と、少なくとも前記側壁２３で覆われていない前記
シリコン基体１１の露出部に前記側壁２３に対して自己
整合的に金属シリコン化合物１７．１８を形成する工程
と、前記ゲート電極１３と前記側壁２３とをマスクにし
て前記シリコン基体１１へ第２の不純物２４を導入し、
この第２の不純物２４と前記第１の不純物２４とでソー
ス・ドレイン領域１４を形成する工程とを夫々具備して
いる。
請求項１のＭＩＳトランジスタの製造方法では、金属シ
リコン化合物１７．１８を形成した後にシリコン基体１
１へ不純物２４を導入してソース・ドレイン領域１４を
形成しているので、金属シリコン化合物１７の不均一形
成部分が補償され、金。
リコン化合物１７．１８を形成した後にシリコン基体１
１へ不純物２４を導入してソース・ドレイン領域１４を
形成しているので、金属シリコン化合物１７の不均一形
成部分が補償され、金。
属シリコン化合物１７がソース・ドレイン領域１４から
シリコン基体１１側へ突き抜けるということかない。
シリコン基体１１側へ突き抜けるということかない。
また、ソース・ドレイン領域１４を形成するための不純
物２４の導入は側壁２３を除去したゲート電極１３をマ
スクにして行っているので、ゲート電極１３とソース・
ドレイン領域１４との間にはオフセットが生じない。
物２４の導入は側壁２３を除去したゲート電極１３をマ
スクにして行っているので、ゲート電極１３とソース・
ドレイン領域１４との間にはオフセットが生じない。
請求項２のＭＩＳトランジスタの製造方法では、第１及
び第２の不純物２４でソース・ドレイン領域１４を形成
しているが、第２の不純物２４は金ｍ ’ｉ ’） ：
１７ 化合物１７．１８を形成した後にシリコン基体１
１へ導入しているので、金属シリコン化合物１７の不均
一形成部分が補償され、金属シリコン化合物１７がソー
ス・ドレイン領域１４からシリコン基体１１側へ突き抜
けるということがない。
び第２の不純物２４でソース・ドレイン領域１４を形成
しているが、第２の不純物２４は金ｍ ’ｉ ’） ：
１７ 化合物１７．１８を形成した後にシリコン基体１
１へ導入しているので、金属シリコン化合物１７の不均
一形成部分が補償され、金属シリコン化合物１７がソー
ス・ドレイン領域１４からシリコン基体１１側へ突き抜
けるということがない。
また、第１の不純物２４はゲート電極１３に側壁２３を
形成する前にシリコン基体１１へ導入しているので、第
２の不純物２４の導入に際して側壁２３を除去しなくて
も、ゲート電極１３とソース・ドレイン領域１４との間
にはオフセントが生しない。
形成する前にシリコン基体１１へ導入しているので、第
２の不純物２４の導入に際して側壁２３を除去しなくて
も、ゲート電極１３とソース・ドレイン領域１４との間
にはオフセントが生しない。
以下、本願の発明の実施例を、第１図を参照しながら説
明する。
明する。
第１図は、請求項１の発明の実施例を示している。本実
施例では、第１Ａ図に示す様に、ゲート電極１３を形成
した後、Ｓｉ基体１１とゲート電極１３との夫々の露出
面に厚さ１００人程度のＳｉｎｇ膜２１を熱酸化で形成
する。
施例では、第１Ａ図に示す様に、ゲート電極１３を形成
した後、Ｓｉ基体１１とゲート電極１３との夫々の露出
面に厚さ１００人程度のＳｉｎｇ膜２１を熱酸化で形成
する。
次に、第１Ｂ図に示す様に、厚さ１５００人程度のＳｉ
Ｎ膜２２をＣＶＤによって堆積させ、このＳｉＮ膜２２
と５ｉＯｚ膜２１とをエッチバックして、ゲート電極１
３の側方に側壁２３を形成すると共に、側壁２３とゲー
ト電極１３との間及び側壁２３下にのみＳｉｎｇ膜２１
を残す。
Ｎ膜２２をＣＶＤによって堆積させ、このＳｉＮ膜２２
と５ｉＯｚ膜２１とをエッチバックして、ゲート電極１
３の側方に側壁２３を形成すると共に、側壁２３とゲー
ト電極１３との間及び側壁２３下にのみＳｉｎｇ膜２１
を残す。
次に、Ｔｉを厚さ４００人程度に堆積させ熱処理を行っ
て、第１Ｃ図に示す様に、Ｓｉ基体１１及びゲート電極
１３の夫々の露出部にシリサイド１７．１８を形成する
。未反応のＴｉはアンモニア過水溶液で除去する。
て、第１Ｃ図に示す様に、Ｓｉ基体１１及びゲート電極
１３の夫々の露出部にシリサイド１７．１８を形成する
。未反応のＴｉはアンモニア過水溶液で除去する。
次に、１６０℃程度に加熱したリン酸溶液で、第１Ｄ図
に示す様に、側壁２３を除去する。
に示す様に、側壁２３を除去する。
次に、第１Ｅ図に示す様に、ゲート電極１３をマスクに
して、ｎ”：ｉ鈍物であるＡｓイオン２４を３Ｘ１０１
５個Ｃｆｆ１− ”程度のドーズ量でＳｉ基体１１へ注
入する。
して、ｎ”：ｉ鈍物であるＡｓイオン２４を３Ｘ１０１
５個Ｃｆｆ１− ”程度のドーズ量でＳｉ基体１１へ注
入する。
その後、第１Ｆ図に示す様に、シリサイド１７．１８等
を覆うためのＳｉｎ、膜２５をＣＶＤによって堆積させ
、９００”Ｃ程度で２０分程度の熱処理を行いＡｓイオ
ン２４を拡散させてソース・ドレイン領域１４を形成す
る。
を覆うためのＳｉｎ、膜２５をＣＶＤによって堆積させ
、９００”Ｃ程度で２０分程度の熱処理を行いＡｓイオ
ン２４を拡散させてソース・ドレイン領域１４を形成す
る。
なお、シリサイド１７．１８を形成するための金属とし
て、Ｔｉの他にＣｏやＷ等を用いてもよい。
て、Ｔｉの他にＣｏやＷ等を用いてもよい。
また、Ａｓイオン２４のドーズ量を１×１０目個０Ｉ−
２程度と低くして、ｐｎ接合の深さと不純物プロファイ
ルとを最適化すれば、ＬＤＤ構造と同様の効果を得るこ
とも可能である。
２程度と低くして、ｐｎ接合の深さと不純物プロファイ
ルとを最適化すれば、ＬＤＤ構造と同様の効果を得るこ
とも可能である。
次に、請求項２の発明の詳細な説明する。この実施例は
、ソース・ドレイン領域１４を形成するための不純物で
あるＡｓイオン２４を第１Ｅ図の工程のみならず第１Ａ
図の状態でもＳｉ基体１１へ注入し、このために第１Ｄ
図の工程が不要であることを除いて、請求項１の発明の
実施例と実質的に同様の工程を有している。
、ソース・ドレイン領域１４を形成するための不純物で
あるＡｓイオン２４を第１Ｅ図の工程のみならず第１Ａ
図の状態でもＳｉ基体１１へ注入し、このために第１Ｄ
図の工程が不要であることを除いて、請求項１の発明の
実施例と実質的に同様の工程を有している。
即ち、第１Ａ図の状態でＡｓイオン２４をＳｉ基体１１
へ注入することによって、ゲート電極１３とソース・ド
レイン領域１４との間にオフセントを生じるのが防止さ
れるので、第１Ｅ図の工程で側壁２３を存在させたまま
Ａｓイオン２４をＳｉ基体１１へ注入することができる
。
へ注入することによって、ゲート電極１３とソース・ド
レイン領域１４との間にオフセントを生じるのが防止さ
れるので、第１Ｅ図の工程で側壁２３を存在させたまま
Ａｓイオン２４をＳｉ基体１１へ注入することができる
。
請求項１及び２の何れのＭｉｓトランジスタの製造方法
においても、金属シリコン化合物の不均一形成部分が補
償され、金属シリコン化合物がソース・ドレイン領域か
らシリコン基体側へ突き抜けるということがないので、
ソース・ドレイン領域とシリコン基体側との間でリーク
電流が流れない。
においても、金属シリコン化合物の不均一形成部分が補
償され、金属シリコン化合物がソース・ドレイン領域か
らシリコン基体側へ突き抜けるということがないので、
ソース・ドレイン領域とシリコン基体側との間でリーク
電流が流れない。
また、ゲート電極とソース・ドレイン領域との間にはオ
フセットが生じないので、ソース・ドレイン領域の寄生
抵抗が小さい。
フセットが生じないので、ソース・ドレイン領域の寄生
抵抗が小さい。
第１図〜第３図は本願の発明の夫々実施例、第１従来例
及び第２従来例を順次に示す側断面図である。 なお図面に用いた符号において、 １１・・・−・−・・−−−−−−Ｓ ｉ基体１３−一
−−−・−・−−−−−・−ゲート電極１４−−・−一
−−−−−−−−ソース・ドレイン領域１７．１８−一
一一・−シリサイド ２３−−−−−−−−・・−一一−−側壁２４−−−−
−−−−−−−−−一へＳイオンである。
及び第２従来例を順次に示す側断面図である。 なお図面に用いた符号において、 １１・・・−・−・・−−−−−−Ｓ ｉ基体１３−一
−−−・−・−−−−−・−ゲート電極１４−−・−一
−−−−−−−−ソース・ドレイン領域１７．１８−一
一一・−シリサイド ２３−−−−−−−−・・−一一−−側壁２４−−−−
−−−−−−−−−一へＳイオンである。
Claims (1)
- 【特許請求の範囲】 １、側壁を有するゲート電極をシリコン基体上に形成す
る工程と、 少なくとも前記側壁で覆われていない前記シリコン基体
の露出部に前記側壁に対して自己整合的に金属シリコン
化合物を形成する工程と、 前記側壁を除去する工程と、 前記側壁が除去された前記ゲート電極をマスクにして前
記シリコン基体へ不純物を導入してソース・ドレイン領
域を形成する工程とを夫々具備するＭＩＳトランジスタ
の製造方法。 ２、ゲート電極をシリコン基体上に形成する工程と、 前記ゲート電極をマスクにして前記シリコン基体へ第１
の不純物を導入する工程と、 前記第１の不純物の導入後に前記ゲート電極に側壁を形
成する工程と、 少なくとも前記側壁で覆われていない前記シリコン基体
の露出部に前記側壁に対して自己整合的に金属シリコン
化合物を形成する工程と、 前記ゲート電極と前記側壁とをマスクにして前記シリコ
ン基体へ第２の不純物を導入し、この第２の不純物と前
記第１の不純物とでソース・ドレイン領域を形成する工
程とを夫々具備するＭＩＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129923A JPH01298768A (ja) | 1988-05-27 | 1988-05-27 | Ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129923A JPH01298768A (ja) | 1988-05-27 | 1988-05-27 | Ｍｉｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298768A true JPH01298768A (ja) | 1989-12-01 |
Family
ID=15021749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129923A Pending JPH01298768A (ja) | 1988-05-27 | 1988-05-27 | Ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01298768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03291921A (ja) * | 1989-12-28 | 1991-12-24 | American Teleph & Telegr Co <Att> | 集積回路製作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124476A (en) * | 1981-01-26 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6196764A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPS627165A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-05-27 JP JP63129923A patent/JPH01298768A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124476A (en) * | 1981-01-26 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6196764A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置およびその製造方法 |
| JPS627165A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03291921A (ja) * | 1989-12-28 | 1991-12-24 | American Teleph & Telegr Co <Att> | 集積回路製作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3238551B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH05326552A (ja) | 半導体素子およびその製造方法 | |
| JP3014030B2 (ja) | 半導体装置の製造方法 | |
| JP2834775B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JP3129867B2 (ja) | 半導体装置の製造方法 | |
| JP3371875B2 (ja) | 半導体装置の製造方法 | |
| JPH0982812A (ja) | 半導体装置の製造方法 | |
| KR100307982B1 (ko) | 반도체장치및그의제조방법 | |
| JPH01298768A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JPH10125919A (ja) | 半導体素子の電極形成方法 | |
| JPH05226593A (ja) | 半導体装置の製造方法 | |
| JPH06310666A (ja) | デュアルゲート構造ｃｍｏｓ型半導体装置の製造方法 | |
| JP2850813B2 (ja) | 半導体装置の製造方法 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP2544806B2 (ja) | 半導体装置の製造方法 | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| JPH05102067A (ja) | 半導体装置の製造方法 | |
| JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
| JP2525186B2 (ja) | 半導体装置の製造方法 | |
| JP3050190B2 (ja) | 半導体装置の製造方法 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JPH06204456A (ja) | 半導体装置 | |
| JP3244066B2 (ja) | 半導体装置の製造方法 | |
| KR940002775B1 (ko) | 반도체 소자의 제조방법 |