JPH01298809A - デューテイフアクタ調整回路 - Google Patents
デューテイフアクタ調整回路Info
- Publication number
- JPH01298809A JPH01298809A JP12994188A JP12994188A JPH01298809A JP H01298809 A JPH01298809 A JP H01298809A JP 12994188 A JP12994188 A JP 12994188A JP 12994188 A JP12994188 A JP 12994188A JP H01298809 A JPH01298809 A JP H01298809A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- duty factor
- exclusive
- clock
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、クロック信号のデユーティファクタ調整方式
に関する。
に関する。
（従来の技術）
従来、この種のデユーティファクタの調整回路は入力ク
ロックと、このクロックを任意時間だけ遅延させて生成
し友クロックとを論理和・または論理積によって新たな
りロックを生成することにより調整していた。
ロックと、このクロックを任意時間だけ遅延させて生成
し友クロックとを論理和・または論理積によって新たな
りロックを生成することにより調整していた。
（発明が解決しようとする課題）
上述した従来のデユーティファクタ調整回路は、クロッ
ク信号のデユーティファクタが顕著に変化する場合、安
定したデユーティファクタを有するクロック信号を出力
することができないと云う欠点がある。
ク信号のデユーティファクタが顕著に変化する場合、安
定したデユーティファクタを有するクロック信号を出力
することができないと云う欠点がある。
本発明の目的は、入力クロック信号金１／２に分周した
第２のクロック信号を出力し、入力クロック信号の周期
よ！７知い任意時間だけ遅延させ、上記４分間された２
つのクロック信号間で排他的論理和金取って出力するこ
とにより上記欠点を除去し、安定したデユーティファク
タを有するクロック信号を得ることができるように構成
したデユーティファクタ調整回路全提供することにある
。
第２のクロック信号を出力し、入力クロック信号の周期
よ！７知い任意時間だけ遅延させ、上記４分間された２
つのクロック信号間で排他的論理和金取って出力するこ
とにより上記欠点を除去し、安定したデユーティファク
タを有するクロック信号を得ることができるように構成
したデユーティファクタ調整回路全提供することにある
。
（ａ題を解決するための手段）
本発明によるデユーティファクタ調整回路は１／２分周
回路と、遅延回路と、排他的論理和ゲートとを具備して
構成したものである０１／２分周回路は、入力クロック
信号を１／！に分局して第２のクロック信号を出力する
ためのものである。
回路と、遅延回路と、排他的論理和ゲートとを具備して
構成したものである０１／２分周回路は、入力クロック
信号を１／！に分局して第２のクロック信号を出力する
ためのものである。
遅延回路は、第２のクロック信号を入力クロック信号の
周期より短い任意時間だけ遅延させて第３のクロック信
号を得るためのものである。
周期より短い任意時間だけ遅延させて第３のクロック信
号を得るためのものである。
排他的論理和ゲートは、第２および第３のクロック信号
間で排他的論理和を求めるためのものである。
間で排他的論理和を求めるためのものである。
（実施例）
次に１本発明について図面を参照して説明する。
第１図は、本発明によるデユーティファクタ調整回路の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
第１図において、１０は１／２分周回路、２０は遅延回
路、３０は排他的論理和ゲートである。
路、３０は排他的論理和ゲートである。
第２図は、第１図に示すデユーティファクタ調整回路の
動作を示すタイムチャートである。
動作を示すタイムチャートである。
第１図および第２図において、信号線ｌ上から入力され
た第１のクロック信号は１／２分周回路１０により１／
２に分周される。１／２分周回路ｌＯにより分周され、
信号線２上に出力された第２のクロック信号は遅延回路
２０により、入力クロック信号の周期より短い任意時間
Ｔだけ遅延されて、信号線３上に出力される。第１図お
よび第２図においては、Ｔは１／２×（周期）に選択さ
れている。信号線２上の第２のクロック信号と信号線３
上の第３のクロック信号とは排他的論理和ゲート３０に
加えられ、排他的論理和ゲート３０から得られた第４の
クロック信号は信号線４上に出力される。
た第１のクロック信号は１／２分周回路１０により１／
２に分周される。１／２分周回路ｌＯにより分周され、
信号線２上に出力された第２のクロック信号は遅延回路
２０により、入力クロック信号の周期より短い任意時間
Ｔだけ遅延されて、信号線３上に出力される。第１図お
よび第２図においては、Ｔは１／２×（周期）に選択さ
れている。信号線２上の第２のクロック信号と信号線３
上の第３のクロック信号とは排他的論理和ゲート３０に
加えられ、排他的論理和ゲート３０から得られた第４の
クロック信号は信号線４上に出力される。
第２図から明らかなように、第１のクロック信号のデユ
ーティファクタが変化していても、第２および第３のク
ロック信号のデユーティファクタは安定化されているた
め、第４のクロック信号のデユーティファクタは安定化
される。
ーティファクタが変化していても、第２および第３のク
ロック信号のデユーティファクタは安定化されているた
め、第４のクロック信号のデユーティファクタは安定化
される。
ここで、第４のクロック信号のデユーティファクタは５
ｕ％に選ばれている。
ｕ％に選ばれている。
（発明の効果）
以上説明したように本発明は、入力クロックを１／！に
分局したクロックを出力して任意時間だけ遅延させ、上
記２つのクロック間で排他的論理和を取って出力するこ
とにより、任意のデユーティファクタを有するクロック
信号を安定に得ることができると云う効果がある。
分局したクロックを出力して任意時間だけ遅延させ、上
記２つのクロック間で排他的論理和を取って出力するこ
とにより、任意のデユーティファクタを有するクロック
信号を安定に得ることができると云う効果がある。
第１図は１本発明によるデユーティファクタ調整回路の
一実施例を示すブロック図である。 第２図は、第１図に示すデユーティファクタ調整回路の
動作を示すタイムチャートである。 １ｕ・・・１７２分周回路 ２０・・・遅延回路３０
・・・排他的論理和ゲート １〜４・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
一実施例を示すブロック図である。 第２図は、第１図に示すデユーティファクタ調整回路の
動作を示すタイムチャートである。 １ｕ・・・１７２分周回路 ２０・・・遅延回路３０
・・・排他的論理和ゲート １〜４・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 入力クロック信号を１／２に分周して第２のクロック信
号を出力するための１／２分周回路と、前記第２のクロ
ック信号を入力クロック信号の周期より短い任意時間だ
け遅延させて第３のクロック信号を得るための遅延回路
と、前記第２および第３のクロック信号間で排他的論理
和を求めるための排他的論理和ゲートとを具備して構成
したことを特徴とするデューティファクタ調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12994188A JPH01298809A (ja) | 1988-05-27 | 1988-05-27 | デューテイフアクタ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12994188A JPH01298809A (ja) | 1988-05-27 | 1988-05-27 | デューテイフアクタ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298809A true JPH01298809A (ja) | 1989-12-01 |
Family
ID=15022220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12994188A Pending JPH01298809A (ja) | 1988-05-27 | 1988-05-27 | デューテイフアクタ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01298809A (ja) |
-
1988
- 1988-05-27 JP JP12994188A patent/JPH01298809A/ja active Pending
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