JPS6268320A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS6268320A JPS6268320A JP20658285A JP20658285A JPS6268320A JP S6268320 A JPS6268320 A JP S6268320A JP 20658285 A JP20658285 A JP 20658285A JP 20658285 A JP20658285 A JP 20658285A JP S6268320 A JPS6268320 A JP S6268320A
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- Japan
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- frequency
- input
- flop
- output
- flip
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は分周回路に係り、特に、分周比の範囲を広くと
ることができ、高速動作させるのに好適な分周回路に関
する。
ることができ、高速動作させるのに好適な分周回路に関
する。
「フェアチャイルド ＥＣＬ データブック」（１９
７７年）には、１１Ｃ９０／１１ｃ９１ プリスケラと
して知られる高速動作可能な分周回路が記載されている
。このＬＩＣ９０、１１Ｃ９１はツーモジュラスプリス
ケラと呼ばれ、分周数をＮとＮ ＋ ｌ （ＬＬＣ９０
はＮ＝１０．１１Ｃ９１はさＪ−５）に制御可能である
。このプリスケラで分周したクロックをスワロ−カウン
タとプログラムカウンタに入力することにより、さらに
分周比の範囲が広い分ＩＭＪ回路を得ることができる。
７７年）には、１１Ｃ９０／１１ｃ９１ プリスケラと
して知られる高速動作可能な分周回路が記載されている
。このＬＩＣ９０、１１Ｃ９１はツーモジュラスプリス
ケラと呼ばれ、分周数をＮとＮ ＋ ｌ （ＬＬＣ９０
はＮ＝１０．１１Ｃ９１はさＪ−５）に制御可能である
。このプリスケラで分周したクロックをスワロ−カウン
タとプログラムカウンタに入力することにより、さらに
分周比の範囲が広い分ＩＭＪ回路を得ることができる。
この分闇比の範囲が広い分ＩＭ回路は、上ａ己文献の“
メーキング フ゛ログラマフ゛ル ［ＪＨＦＨＦカラン
クツエンン アー アベイラブルオア・・・パルス、
〕（ワローイング リビシティド”ｃ 〜４ Ａ バ
Ｉ Ｎ Ｇ Ｐ ＲＯＣＲ、へ ７ｙ
？、１ＡＢＬＥＬＪ ＨＦ ＣＯＵ Ｎ ｒＥ
ＲＳ Ｖｉ’ Ｉ（ｉ’、 Ｎ ＩＱ ＣＩ Ｎ
ＥＡＲＥシＡＶＡＩＬＡＬ３ＬＬコＯＲ・・・ｐｖＬＳ
ＥＳＷＡＬＬＯＷＩＮＧ ＲＥＶ Ｉ Ｓ ＩＴＩＥ
Ｄ＞ に６己截されている。
メーキング フ゛ログラマフ゛ル ［ＪＨＦＨＦカラン
クツエンン アー アベイラブルオア・・・パルス、
〕（ワローイング リビシティド”ｃ 〜４ Ａ バ
Ｉ Ｎ Ｇ Ｐ ＲＯＣＲ、へ ７ｙ
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ＥＡＲＥシＡＶＡＩＬＡＬ３ＬＬコＯＲ・・・ｐｖＬＳ
ＥＳＷＡＬＬＯＷＩＮＧ ＲＥＶ Ｉ Ｓ ＩＴＩＥ
Ｄ＞ に６己截されている。
この分周回路には、徨統的に可変な分ｌａｆ奴の最小イ
直が存在し、プリスゲラの分周数をＮとｒ−Ｊτ１にす
ると、最小値はＮＣＮＩ）に・＾ろ。したがって、分ｌ
ｉｔ ｖ″ＩがＮＮ４−１）未満の範囲では、連続的に
分周数を変化させることができないという欠点がある。
直が存在し、プリスゲラの分周数をＮとｒ−Ｊτ１にす
ると、最小値はＮＣＮＩ）に・＾ろ。したがって、分ｌ
ｉｔ ｖ″ＩがＮＮ４−１）未満の範囲では、連続的に
分周数を変化させることができないという欠点がある。
本発明の目的は、高速動作が可能で分周数の可変範囲か
広い分周回路を提供することにある。
広い分周回路を提供することにある。
上記目的を達成するため、本発明では、少なくとも、分
周数に応じ゛ζ遅延時間の設定が可能な遅延手段と、該
遅延手段によってＱ端子からＤ端子へ帰還ループを形成
したＤフリップフロップと、分周動作の開始を指示する
信号に従°って、分周されるクロックに周期ｉし“ζ該
りロックの周期のおおよそ整数倍の幅をもった正のパル
スを帰還ループ内に入力する手段とにより分周回路を構
成する。
周数に応じ゛ζ遅延時間の設定が可能な遅延手段と、該
遅延手段によってＱ端子からＤ端子へ帰還ループを形成
したＤフリップフロップと、分周動作の開始を指示する
信号に従°って、分周されるクロックに周期ｉし“ζ該
りロックの周期のおおよそ整数倍の幅をもった正のパル
スを帰還ループ内に入力する手段とにより分周回路を構
成する。
（発明の実施例〕
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の第１実施例に係る分周回路の構成図で
ある。
ある。
第１図において、Ｄタイプフリップフロップ３のＱ出力
を遅延素子１及びオアゲート２を介してＤ入力端子に帰
還している。この遅延素子１は制御信号１０１によって
遅延時間量が制御される。オアゲート・２の他の入力端
子にはアンドゲート６の出力が入力される。このアンド
ゲート６は、Ｄタイプフリップフロップ４のＱ出力と、
ｄ出力を遅延素子５で遅延させた信号との論理積を取る
ものである。
を遅延素子１及びオアゲート２を介してＤ入力端子に帰
還している。この遅延素子１は制御信号１０１によって
遅延時間量が制御される。オアゲート・２の他の入力端
子にはアンドゲート６の出力が入力される。このアンド
ゲート６は、Ｄタイプフリップフロップ４のＱ出力と、
ｄ出力を遅延素子５で遅延させた信号との論理積を取る
ものである。
斯かる構成で成る分周回路は、Ｄタイプフリップフロッ
プ３と４の夫々のクロック端子に第２図のクロックが入
力しているときに、Ｄタイプフリフブフロッフ゛３のＣ
Ｄ端子、４のＤ入力端子にスタート信号１０３（第２図
）が入力゛すると、Ｄタイプフリップフロップ３のｄ出
力端子からクロックの分周信号１０４が出力される。以
下、回路動作を説明する。
プ３と４の夫々のクロック端子に第２図のクロックが入
力しているときに、Ｄタイプフリフブフロッフ゛３のＣ
Ｄ端子、４のＤ入力端子にスタート信号１０３（第２図
）が入力゛すると、Ｄタイプフリップフロップ３のｄ出
力端子からクロックの分周信号１０４が出力される。以
下、回路動作を説明する。
スタート信号１０３が“Ｈ”レベルの場合、Ｄフリップ
フロップ３はクリアされているので、Ｑ出力である分周
出力１０４は“Ｈ”レベルを保つ。
フロップ３はクリアされているので、Ｑ出力である分周
出力１０４は“Ｈ”レベルを保つ。
スタート４４号１０３か“Ｈ”レベルから“Ｌ”レベル
に変化すると、Ｄフリップフロップ４ではこのスタート
信号１０３と入力クロックとの同期をとる、そして、這
出力はさらに遅延素子５で入力クロック１０２の周期の
おおよそ整数倍だけ遅延される。この遅延したｄ出力と
Ｄフリップフロップ４のＱ出力の論理積をＡＮＤゲート
６で作成すると正パルス１０５を得る。
に変化すると、Ｄフリップフロップ４ではこのスタート
信号１０３と入力クロックとの同期をとる、そして、這
出力はさらに遅延素子５で入力クロック１０２の周期の
おおよそ整数倍だけ遅延される。この遅延したｄ出力と
Ｄフリップフロップ４のＱ出力の論理積をＡＮＤゲート
６で作成すると正パルス１０５を得る。
この正パルス１０５は、オアゲート２を介して、Ｄフ゛
リップフロップ３．遅延素子１．オアゲート２より構成
される帰還ループに入力される。
リップフロップ３．遅延素子１．オアゲート２より構成
される帰還ループに入力される。
・帰還ループに入力された正パルス１０５は、Ｄフリッ
プフロップ３によって入力クロック１０２と同期を取ら
れた後、遅延素子１によって遅延され、オアゲート２を
介して、再びＤフリップフロップ３に入力されろ。この
動作を繰返すことによって、Ｄフリップフ【】ツブ３の
ｄ出力から分周信号１０４が出力される。
プフロップ３によって入力クロック１０２と同期を取ら
れた後、遅延素子１によって遅延され、オアゲート２を
介して、再びＤフリップフロップ３に入力されろ。この
動作を繰返すことによって、Ｄフリップフ【】ツブ３の
ｄ出力から分周信号１０４が出力される。
ここで、分周数Ｎは、入力クロック１０２の周波数をｆ
、１１分周出力１０４の周波数を「。、とすると、次の
（］）式で与えられる。
、１１分周出力１０４の周波数を「。、とすると、次の
（］）式で与えられる。
ｆｔ、１
本実施例では、分周数Ｎは帰還ループの一巡伝播遅延時
間と、入力クロック１０２の周期の比によって決定され
るので、上記（１）式は、次の（２）式のように表わせ
る。
間と、入力クロック１０２の周期の比によって決定され
るので、上記（１）式は、次の（２）式のように表わせ
る。
ただし、ｊｒ＋＋＋：Ｄフリップフロップ３のクロック
からＱ出力までの伝播遅 延時間 Ｌｐｄｌ：遅延素子１の伝播遅延時間 ｔ□２ニオアゲート２の伝播遅延時間 ｔ、：Ｉ ： Ｄフリップフロップ３のクロックに対す
るＤ入力のセット アップタイム 分周数Ｎは上記（２）式で与えられるが、Ｎが整数にな
るように正確に遅延素子ｌの伝播遅延時間を制御する必
要はなく、次の（３）式で示す範囲でｔ□１を制御すれ
ばＮ分周することがＯＴ能である。
からＱ出力までの伝播遅 延時間 Ｌｐｄｌ：遅延素子１の伝播遅延時間 ｔ□２ニオアゲート２の伝播遅延時間 ｔ、：Ｉ ： Ｄフリップフロップ３のクロックに対す
るＤ入力のセット アップタイム 分周数Ｎは上記（２）式で与えられるが、Ｎが整数にな
るように正確に遅延素子ｌの伝播遅延時間を制御する必
要はなく、次の（３）式で示す範囲でｔ□１を制御すれ
ばＮ分周することがＯＴ能である。
ｆｌ、Ｉ
ただし、Ｌｈ３：Ｄフリップフロップ３のクロックに対
するＤ入力のホール ドタイム このように、本実施例によれば、帰還ループ内の遅延素
子１の伝播遅延時間量を制御することにより、任意の分
周数を得ることができる。又、動作速度はＤフリップフ
ロップ単体の動作速度で決まるため、入カクロソクの周
波数を高めることが可能である。
するＤ入力のホール ドタイム このように、本実施例によれば、帰還ループ内の遅延素
子１の伝播遅延時間量を制御することにより、任意の分
周数を得ることができる。又、動作速度はＤフリップフ
ロップ単体の動作速度で決まるため、入カクロソクの周
波数を高めることが可能である。
第３図は本発明の第２実施例に係る分周回路の構成図で
、第４図はそのタイミングチャートである０本実施例の
分周回路は、第１実施例の分周回路に比べ、アンドゲー
ト７を付加しである点のみ異なる。このアンドゲート７
にスタート信号１０３とＤフリップフロップ３のＱ出力
１０４を入力し、アンドゲート７の出力をＤフリップフ
ロップ３のＣＤ端子に入力している。このアンドゲート
７は、分周動作を停止する際に、分周出力のパルス幅を
保障する作用がある。これを第４図を参照して説明する
。
、第４図はそのタイミングチャートである０本実施例の
分周回路は、第１実施例の分周回路に比べ、アンドゲー
ト７を付加しである点のみ異なる。このアンドゲート７
にスタート信号１０３とＤフリップフロップ３のＱ出力
１０４を入力し、アンドゲート７の出力をＤフリップフ
ロップ３のＣＤ端子に入力している。このアンドゲート
７は、分周動作を停止する際に、分周出力のパルス幅を
保障する作用がある。これを第４図を参照して説明する
。
本実施例では、スタート信号１０３が“Ｌ”レベルにな
ると分周動作を開始し、“Ｈ”レベルになると分周動作
を停止するが、スタート信号１０３が′Ｈ“レベルにな
った際に分周出力１０４が“Ｌ”レベルのとき、すぐに
は分周動作を停止しない。
ると分周動作を開始し、“Ｈ”レベルになると分周動作
を停止するが、スタート信号１０３が′Ｈ“レベルにな
った際に分周出力１０４が“Ｌ”レベルのとき、すぐに
は分周動作を停止しない。
これは、アンドゲート７の出力が“Ｌ”レベルのままで
、Ｄフリップフロップ３がクリアされないためである。
、Ｄフリップフロップ３がクリアされないためである。
その後、分周出力１０４が“Ｈ”レベルになるとアンド
ゲート７の出力が“Ｈ”レベルになってＤフリップフロ
ップ３がクリアされ、分周動作を停止する。したがって
、分周出力１０４のパルス幅を探信することができる。
ゲート７の出力が“Ｈ”レベルになってＤフリップフロ
ップ３がクリアされ、分周動作を停止する。したがって
、分周出力１０４のパルス幅を探信することができる。
本発明によれば、高速動作する分周回路の帰還ループの
一巡伝播遅延時間を制御して、分周数を制御できるので
、可変分「」範囲を去くできる効果がある。
一巡伝播遅延時間を制御して、分周数を制御できるので
、可変分「」範囲を去くできる効果がある。
第１図は本発明の第１実施例に係る分周回路の構成図、
第２図は第１図に示す分周回路の動作タイミングチャー
ト、第３図は本発明の第２実施例に係る分周回路の構成
図、第４図は第３図に示す分周回路の動作タイミング千
ヤードである。 １．５・・・遅延素子、２・・・オアゲート、３，４・
・・Ｄタイプフリップフロップ、６，７・・・アンドゲ
ート。 代理人 弁理士 秋 木 正 実第１図 ノ○１ 第２図 第３図 ｏｔ
第２図は第１図に示す分周回路の動作タイミングチャー
ト、第３図は本発明の第２実施例に係る分周回路の構成
図、第４図は第３図に示す分周回路の動作タイミング千
ヤードである。 １．５・・・遅延素子、２・・・オアゲート、３，４・
・・Ｄタイプフリップフロップ、６，７・・・アンドゲ
ート。 代理人 弁理士 秋 木 正 実第１図 ノ○１ 第２図 第３図 ｏｔ
Claims (1)
- 分周比に応じて遅延時間の設定が可能な遅延手段と、該
遅延手段による正出力端子からＤ入力端子へ帰還ループ
を有するＤフリップフロップと、分周動作開始指示信号
に従って分周したい入力周波数の整数倍あるいは略整数
倍の正極性パルスを発生する手段とを備え、前記正極性
パルスを前記帰還ループ内に入力して巡還させるように
した分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206582A JPH0787360B2 (ja) | 1985-09-20 | 1985-09-20 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206582A JPH0787360B2 (ja) | 1985-09-20 | 1985-09-20 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6268320A true JPS6268320A (ja) | 1987-03-28 |
| JPH0787360B2 JPH0787360B2 (ja) | 1995-09-20 |
Family
ID=16525786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206582A Expired - Lifetime JPH0787360B2 (ja) | 1985-09-20 | 1985-09-20 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131560A (ja) * | 2006-11-24 | 2008-06-05 | Yokogawa Electric Corp | 分周回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604042U (ja) * | 1983-06-20 | 1985-01-12 | 日本ビクター株式会社 | 分周回路 |
-
1985
- 1985-09-20 JP JP60206582A patent/JPH0787360B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604042U (ja) * | 1983-06-20 | 1985-01-12 | 日本ビクター株式会社 | 分周回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131560A (ja) * | 2006-11-24 | 2008-06-05 | Yokogawa Electric Corp | 分周回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787360B2 (ja) | 1995-09-20 |
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