JPH01300490A - 先入れ先出しメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パイプライン接続したプロセッサ間のインタフェースと
して使用され、プロセッサ間のデータ転送速度を高速化
する先入れ先出しメモリに関し、プロセッサ間のデータ
転送速度を高速化することを目的とし、 転送データを格納するメモリアレイと、メモリアレイに
データを書込むためのアドレスを送出する書込みアドレ
スポインタと、メモリアレイからデータを読出すための
アドレスを送出する読出しアドレスポインタとを備えた
先入れ先出しメモリであって、書込みアドレスポインタ
と読出しアドレスポインタの値から、メモリアレイに書
込み可能なデータ量と、メモリアレイから読出し可能な
データ量とを算出する算出手段と、書込みデータ量を記
憶する第１の記憶手段と、読出しデータ量を記憶する第
２の記憶手段と、第１の記憶手段に格納されたデータ量
と算出手段が算出した書込み可能なデータ量とを比較し
、第１の記憶手段が記憶するデータ量が少ない時、プロ
セッサに書込み許可信号を送出する第１の比較手段と、
第２の記憶手段に格納されたデータ量と算出手段が算出
した読出し可能なデータ量とを比較し、第２の記憶手段
が記憶するデータ量が少ない時、プロセッサに読出し許
可信号を送出する第２の比較手段とを設けて構成する。

〔産業上の利用分野〕

本発明はプロセッサをパイプライン接続して処理を行う
場合に、プロセッサ間のインタフェースとして使用され
る先入れ先出しメモリに係り、特に該プロセッサ間のデ
ータ転送速度を高速化することを可能とする先入れ先出
しメモリに関する。

プロセッサをパイプライン接続して処理を高速化するこ
とが行われているが、このプロセッサ間でデータ転送を
行う際に、先入れ先出しく以後Ｆ１Ｆ○と略す）メモリ
がインタフェースとしてしばしば利用されている。

この場合、プロセッサの処理を高速化するためには、Ｆ
ＩＦ○メモリに対するデータの書込みと、ＦＩＦＯメモ
リに対するデータの読出しが高速に実施し得ることが必
要である。

〔従来の技術〕

第３図は従来の技術を説明するブロック図である。

１は転送するデータを格納するメモリアレイ、２はメモ
リアレイ１にデータを書込む際にプロセッサが送出する
書込み制御信号を受けて、メモリアレイ１をイネーブル
とすると共に、書込みアドレスポインタ３にアドレス送
出を指示する書込み制御回路、３はメモリアレイ１にデ
ータを書込むためのアドレスを送出する書込みアドレス
ポインタである。

４はメモリアレイ１からデータを読出す際のアドレスを
送出する読出しアドレスポインタ、５はプロセッサがメ
モリアレイ１のデータを読出す際に送出する読出し制御
信号を受けて、ドライハフをイネーブルとすると共に、
読出しアドレスポインタ４にアドレスの送出を指示する
読出し制御回路、６は書込みアドレスポインタ３と読出
しアドレスポインタ４の値から、メモリアレイ１にデー
タを書込むことが可能であるか、又、メモリアレイ１か
らデータを読出すことが可能であるかを検出し、メモリ
アレイ１にデータを書込む余裕が無い場合フルフラグを
送出し、メモリアレイ１に読出すデータが無い場合、エ
ンプティフラグを送出する比較回路である。

プロセッサがＦＩＦＯメそりにデータを書込む場合は、
比較回路６が端子Ｅに送出するフルフラグを調べ、デー
タの書込みが可能であると、端子Ａに例えば１ワードの
入力データを送出し、端子Ｃに書込み制御信号を送出す
る。

書込み制御回路２は書込み制御信号が入力すると、メモ
リアレイ１に対しイネーブルとする信号を送出し、書込
みアドレスポインタ３を制御して６一 書込みアドレスを送出させる。そして、書込みアドレス
ポインタ３の書込みアドレスを更新（一般に→−１カウ
ントアンプ）させる。従って、メモリアレイ１には書込
みアドレスポインタ３が送出するアドレスにより、１ワ
ードのデータが書込まれ、書込みアドレスポインタ３の
アドレスは＋１カウントアツプして更新される。

続いて１ワードのデータを書込む場合、プロセッサは比
較回路６が端子Ｅに送出するフルフラグを調べ、データ
の書込みが可能であると、端子Ａに１ワードの入力デー
タを送出し、端子Ｃに書込み制御信号を送出する。書込
み制御回路２と書込みアドレスポインタ３の動作は前記
と同様である。

このようにして、順次メモリアレイ１には、データが１
ワードずつ書込まれ、書込みアドレスポインタ３のアド
レスは順次カウントアツプして更新される。

プロセッサがＦＩＦＯメモリからデータを読出ず場合は
、比較回路６が端子Ｆに送出するエンプティフラグを調
べ、データの読出しが可能であると、端子りに読出し制
御信号を送出する。

読出し制御回路５は読出し制御信号が入力すると、ドラ
イバ７に対しイネーブルとする信号を送出し、読出しア
ドレスポインタ４を制御して読出しアドレスを送出させ
る。そして、読出しアドレスポインタ４の読出しアドレ
スを更新（一般に−Ｉ−１カウントアンプ）させる。従
って、メモリアレイ１から読出しアドレスポインタ４が
送出するアドレスにより、１ワードのデータが読出され
、ドライバ７を経て端子Ｂに出力データとして送出され
る。そして、読出しアドレスポインタ４のアドレスは＋
１カウントアンプして更新される。

続いて１ワードのデータを読出す場合、プロセッサは比
較回路６が端子Ｆに送出するエンプティフラグを調べ、
データの読出しが可能であると、端子りに読出し制御信
号を送出する。読出し制御回路５と読出しアドレスポイ
ンタ４の動作は前記と同様である。このようにして、順
次メモリアレイ１から、データが１ワードずつ読出され
、読出しアドレスポインタ４のアドレスは順次カウント
アンプして更新される。

比較回路６は書込みアドレスポインタ３のアドレスと、
読出しアドレスポインタのアドレスが一致した時エンプ
ティフラグを送出し、書込みアドレスポインタ３のアド
レスを＋１カウントアツプしたら、読出しアドレスポイ
ンタ４のアドレスと一致する場合、フルフラグを送出す
る。

〔発明が解決しようとする課題〕

上記の如く、従来はメモリアレイ１にデータを書込む場
合、プロセッサは１ワード毎にＦＩＦＯメモリの端子Ｅ
に送出されるフルフラグを調べ、データが書込めるか否
かを確認する必要がある。

又、同様にメモリアレイ１からデータを読出す場合、プ
ロセッサはＦＩＦＯメモリの端子Ｆに送出されるエンプ
ティフラグを８周べ、■ワードのデータが読出せるか否
かを確認する必要がある。

従って、データを書込むプロセッサも、データを読出す
プロセッサも共に、１ワードのデータを転送する為に最
低２サイクルの動作を必要とし１、−９＝ プロセッサ間のデータ転送速度が遅いという問題がある
。

本発明はこのような問題点に鑑み、ＦＩＦＯメモリが一
度に連続して書込めるデータのワード数を調べて、デー
タの書込みを行うプロセッサに通知することで、データ
の書込みを行うプロセッサは書込むデータのワード数を
ＦＩＦＯメそりに送出し、書込み可能の回答を得た時は
、連続してデータの書込みを行う。又、ＦＩＦＯメモリ
が一度に連続して読出せるデータのワード数を調べて、
データの読出しを行うプロセッサに通知することで、デ
ータの読出しを行うプロセッサは読出ずデータのワード
数をＦＩＦＯメモリに送出し、読出し可能の回答を得た
時は、連続してデータの読出しを行うようにして、プロ
セ、すが１ワード書込むか読出す度にＦＩＦ○メモリの
フルフラグ又はエンプティフラグを調べる必要を無くし
、プロセッサ間のデータ転送速度を高速化することを目
的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第３図と同一符号は同一機能のものを示す。プロセッサ
がＦ　Ｉ　Ｆ　Ｏメモリにデータを書込む場合は、デー
タバス１５を経て記憶手段８に転送するデータ量が何ワ
ードかを書込む。算出手段９は書込みアドレスポインタ
３と読出しアドレスポインタ４の値、即ち、メモリアレ
イ１の次に書込みを行うアドレスと、メモリアレイ１か
ら次に読出しを行うアドレスとから、メモリアレイ１に
書込むことが可能なデータ量をワード数で算出し、比較
手段１２に送出する。

比較手段１２は記憶手段８に書込まれたワード数と、算
出手段９が算出した書込み可能なワード数とを比較し、
記憶手段８の記憶するワード数が少なければ、端子Ｇを
経て書込み許可信号をプロセッサに送出する。

プロセ・２すはこの書込み許可信号を受領すると、デー
タバス１５を経てメモリアレイ１に対し記憶手段８に格
納したワード数のデータを連続して送出すると共に、端
子Ｃには１ワードのデータを送出する度に書込み制御信
号を送出する。

書込み制御回路２は書込み制御信号が入力する度に、メ
モリアレイ１に対しイネーブルとする信号を送出し、書
込みアドレスポインタ３を制御して、書込みアドレスを
送出させ、続いて°、書込みアドレスポインタ３の書込
みアドレスをインクリメントして更新させ、この更新し
たアドレスをメモリアレイ１に送出させる動作を繰り返
す。従って、メモリアレイ１にはプロセッサが記憶手段
８に記ｔｏさせたワード数のデータが連続して書込まれ
る。

プロセッサがＦＩＦＯメモリからデータを読出す場合は
、データバス１４とレシーバ１３を経て記憶手段１０に
読出すデータ量が何ワードかを書込む。算出手段９は書
込みアドレスポインタ３と読出しアドレスポインタ４の
値、即ち、メモリアレイｌの次に書込みを行う７ドレス
と、メモリ７レイ１から次に読出しを行うアドレスとか
ら、メモリアレイ１から読出すことが可能なデータ量を
ワード数で算出し、比較手段１１に送出する。

比較手段１１は記１ａ手段１０に書込まれたワード数と
、算出手段９が算出した読出し可能なワード数とを比較
し、記憶手段１０の記憶するワード数が少なければ、端
子■］を経て読出し許可信号をプロセッサに送出する。

プロセッサはこの読出し許可信号を受領すると、端子り
を経て読出し制御信号を、読出し制御回路５に送出し、
読出し制御回路５はドライハフをイネーブルとする信号
を送出し、読出しアドレスポインタ４から読出しアドレ
スをメモリアレイ１に送出させた後、読出しアドレスを
インクリメントして更新させる。ここで、プロセッサは
メモリアレイ１から１ワードのデータが読出される度に
、読出し制御回路５に対し読出し制御信号を送出する。

従って、読出し制御計回路５は読出し制御卸信号が入力
する度に、ドライハフをイネーブルとする信号を送出し
、読出しアドレスポインタ４を制御して更新した読出し
アドレスを送出させ、続いて、読出しアドレスポインタ
４の読出しアドレスをインクリメントして更新させ、こ
の更新したアドレスをメモリアレイ１に送出させる動作
を繰り返す。

従って、メモリアレイ１から記憶手段１０に記↑ａさせ
たワード数のデータが連続して読出される。

〔作用〕

上記の如く構成することにより、算出手段９はメモリア
レイ１に書込み可能なデータのワード数を算出して、比
較手段１２に送出すると共に、メモリアレイ１から読出
し可能なデータのワード数を算出して、比較手段１１に
送出するため、比較手段１２はプロセッサが記憶手段８
に格納したワード数のデータがメモリアレイ１に書込み
可能か否かを判定して書込み許可信号を作成し、比較手
段１１はプロセッサが記憶手段１０に格納したワード数
のデータがメモリアレイ１から読出し可能か否かを判定
して読出し許可信号を作成することが可能となる。

従って、プロセッサはメモリアレイ１にデータを書込む
際に、−回だけ書込み許可信号を調べるだりで良く、書
込み可能ならば連続してデータを書込み、メモリアレイ
１からデータを読出す際に、−回だけ読出し許可信号を
調べるだりで良く、読出し可能ならば連続してデータを
読出すため、プロセッサ間のデータ転送速度を高速化す
ることが出来る。

〔実施例〕 第２図は本発明の一実施例を示す回路のブロック図であ
る。

第３図と同一符号は同一機能のものを示す。プロセッサ
がＦＩＦＯメモリにデータを書込む場合は、データバス
１５を経てレジスタ１６に転送するデータ量が何ワード
かを書込む。算出回路１７は書込みアドレスポインタ３
と読出しアドレスポインタ４の値、即ち、メモリアレイ
１の次に書込みを行うアドレスと、メモリアレイ１から
次に読出しを行うアドレスとから、メモリアレイ１に書
込むことが可能なデータ量をワード数で算出し、比較回
路２０に送出する。

比較回路２０はレジスタ１６に書込まれたワード数と、
算出回路１７が算出した書込み可能なワード数とを比較
し、レジスタ２０の記憶するワード数が少なければ、端
子Ｇを経て入力レディ信号をプロセッサに送出する。

プロセッサはこの入力レディ信号を受領すると、データ
バス１５を経てメモリアレイ１に対しレジスタ１６に格
納したワード数のデータを連続して送出すると共に、端
子Ｃには１ワードのデータを送出する度に書込み制御信
号を送出する。

書込み制御回路２は書込み制御信号が入力する度に、メ
モリアレイ１に対しイネーブルとする信号を送出し、書
込みアドレスポインタ３を制御して書込みアドレスを送
出させ、続いて、書込みアドレスポインタ３の書込みア
ドレスをインクリメントして更新させ、この更新したア
ドレスをメモリアレイ１に送出させる動作を繰り返す。

従って、メモリアレイ１にはプロセッサがレジスタ１６
に記憶させたワード数のデータが連続して書込まれる。

プロセッサがＦＩＦＯメモリからデータを読出す場合は
、データバス１４とレシーバ１３を経てレジスタ１８に
読出すデータ量が何ワードかを書込む。算出回路１７は
書込みアドレスポインタ３と読出しアドレスポインタ４
の値、即ち、メモリアレイ１の次に書込みを行うアドレ
スと、メモリアレイ１から次に読出しを行うアドレスと
から、メモリアレイ１から読出すことが可能なデータ量
をワード数で算出し、比較回路１９に送出する。

比較回路１９はレジスタ１８に書込まれたワード数と、
算出回路１７が算出した読出し可能なワード数とを比較
し、レジスタ１８の記憶するワード数が少なければ、端
子Ｈを経て出力レディ信号をプロセッサに送出する。

プロセッサはこの出力レディ信号を受領すると、端子り
を経て読出し制御信号を読出し制御回路５に送出し、読
出し制御回路５はドライハフをイネーブルとする信号を
送出し、読出しアドレスポインタ４から読出しアドレス
をメモリアレイ１に送出させた後、読出しアドレスをイ
ンクリメントして更新させる。ここで、プロセッサはメ
モリアレイ１から１ワードのデータが読出される度に、
読出し制御回路５に対し読出し制御信号を送出する。

従って、読出し制御回路５は読出し制御信号が入力する
度に、ドライバ７をイネーブルとする信号を送出し、読
出しアドレスポインタ４を制御して更新した読出しアド
レスを送出させ、続いて、読出しアドレスポインタ４の
読出しアドレスをインクリメントして更新させ、この更
新したアドレスをメモリアレイ１に送出させる動作を繰
り返す。

従って、メモリアレイ１からレジスタ１８に記憶させた
ワード数のデータが連続して読出される。

尚、レジスタ１６と１８にワード数を“１”として記憶
させておくことで、従来のＦＩＦＯメモリと全く同様の
動作をさせることが可能である。

〔発明の効果〕

以上説明した如く、本発明はプロセッサがＦＩＦＯメモ
リにデータを書込む場合、−回だけ入ノｊレディ信号を
調べるだけで良く、書込み可能ならば連続してデータを
書込み、ＦＩＦＯメモリからデータを読出す場合、−回
だけ出力レディ信号を調べるだけで良く、読出し可能な
らば連続してデータを読出ずため、プロセッサ間のデー
タ転送速度を高速化することが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は従来の技術を説明するブロック図である。 図において、 １はメモリアレイ、　　２は書込み制御回路、３は書込
みアドレスポインタ、 ４は読出しアドレスポインタ、 ５は読出し制御回路、６．１９．２０は比較回路、７は
ドライバ、　　　８，１０は記憶手段、９は算出手段、
　　　１１．１２は比較手段、１３はレシーバ、　　　
１４．１５はデータバス、１６、１８はレジスタ、　１
７は算出回路である。

Claims (1)

1. 【特許請求の範囲】 パイプライン接続されたプロセッサ間のインタフェース
   に設けられ、該プロセッサ間で転送されるデータを格納
   するメモリアレイ（１）と、該メモリアレイ（１）にデ
   ータを所定の単位量毎に書込ませるためのアドレスを送
   出する書込みアドレスポインタ（３）と、該メモリアレ
   イ（１）からデータを所定の単位量毎に読出させるため
   のアドレスを送出する読出しアドレスポインタ（４）と
   を備えた先入れ先出しメモリであって、 該書込みアドレスポインタ（３）と読出しアドレスポイ
   ンタ（４）の値から、該メモリアレイ（１）に書込み可
   能なデータ量と、該メモリアレイ（１）から読出し可能
   なデータ量とを算出する算出手段（９）と、データの書
   込みを行うプロセッサが送出する書込みデータ量を記憶
   する第１の記憶手段（８）と、データの読出しを行うプ
   ロセッサが送出する読出しデータ量を記憶する第２の記
   憶手段（１０）と、該第１の記憶手段（８）に格納され
   たデータ量と該算出手段（９）が算出した書込み可能な
   データ量とを比較し、該第１の記憶手段（８）が記憶す
   るデータ量が少ない時、データの書込みを行うプロセッ
   サに書込み許可信号を送出する第１の比較手段（１２）
   と、該第２の記憶手段（１０）に格納されたデータ量と
   該算出手段（９）が算出した読出し可能なデータ量とを
   比較し、該第２の記憶手段（１０）が記憶するデータ量
   が少ない時、データの読出しを行うプロセッサに読出し
   許可信号を送出する第２の比較手段（１１）とを設け、 該第１の比較手段（１２）が書込み許可信号を送出して
   いる場合、データの書込みを行うプロセッサは該第１の
   記憶手段（８）に記憶させたデータ量のデータを連続し
   て該メモリアレイ（１）に書込み、該第２の比較手段（
   １１）が読出し許可信号を送出している場合、データの
   読出しを行うプロセッサは該第２の記憶手段（１０）に
   記憶させたデータ量のデータを連続して該メモリアレイ
   （１）から読出すことを特徴とする先入れ先出しメモリ
   。