JPH01302908A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPH01302908A JPH01302908A JP63133323A JP13332388A JPH01302908A JP H01302908 A JPH01302908 A JP H01302908A JP 63133323 A JP63133323 A JP 63133323A JP 13332388 A JP13332388 A JP 13332388A JP H01302908 A JPH01302908 A JP H01302908A
- Authority
- JP
- Japan
- Prior art keywords
- amplifier
- gain
- gain control
- control circuit
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、加算回路を用いた利得制御回路に関するもの
である。
である。
従来の技術
加算回路を用いた利得制御回路は第２図に示す様に一般
的に２つの増幅部で構成されている。第２図において、
２０１は利得が１以上の利得可変型反転増幅器、２０２
は利得が１以上の一定の利得を持った加算増幅器であシ
、利得可変型反転増２ ・＼−／ 幅器２０１を通った経路ａの信号と、別の経路すの信号
を加算増幅して所定の利得を得ている。ここで、利得可
変型反転増幅器２０１の利得をＡ。
的に２つの増幅部で構成されている。第２図において、
２０１は利得が１以上の利得可変型反転増幅器、２０２
は利得が１以上の一定の利得を持った加算増幅器であシ
、利得可変型反転増２ ・＼−／ 幅器２０１を通った経路ａの信号と、別の経路すの信号
を加算増幅して所定の利得を得ている。ここで、利得可
変型反転増幅器２０１の利得をＡ。
加算増幅器２０２の利得をＢとすれば、第２図の利得制
御回路の総合利得は次式で示される。
御回路の総合利得は次式で示される。
利得−２０ｄｏｇ １（１−Ａ）Ｂ ］例えば利得Ａが
３で、利得Ｂが１ならば総合利得はｅｄＢとなる。
３で、利得Ｂが１ならば総合利得はｅｄＢとなる。
発明が解決しようとする課題
第２図の従来の利得制御回路は、第２図の具体例である
第３図に示す様に経路ａと経路すとで回路構成が異なり
、経路ａはオペアンプ３０１と抵抗３０３と利得可変用
の可変抵抗３０４からなる反転増幅器を通過する複雑な
経過であり、経路Ｂは抵抗４０６を通過する簡単な経過
である。なお、オペアンプ３０２、抵抗３０５．３０７
は加算増幅部を構成している。従って両級路を通る信号
の遅延時間が異なり、その関係は、一般には第４図の様
に表わせる。ここで４０１は反転増幅回路の持つ利得Ｇ
を、４０２は反転増幅回路の持ってぃ３へ一部 る遅延時間を表わし、４０３は入力信号と反転増幅信号
を加算する、加算増幅器である。また。。２の遅延時間
Ｔ！：１には反転増幅器の持つ周波数に対する位相特性
の変化も含まれる。従って、複数の周波数成分を特った
信号がこの利得制御回路を通ると、周波数に対する位相
差をもった信号を加算する事になシ、入力信号と同一の
信号成分が得られず、結果として波形歪が増す事になる
。
第３図に示す様に経路ａと経路すとで回路構成が異なり
、経路ａはオペアンプ３０１と抵抗３０３と利得可変用
の可変抵抗３０４からなる反転増幅器を通過する複雑な
経過であり、経路Ｂは抵抗４０６を通過する簡単な経過
である。なお、オペアンプ３０２、抵抗３０５．３０７
は加算増幅部を構成している。従って両級路を通る信号
の遅延時間が異なり、その関係は、一般には第４図の様
に表わせる。ここで４０１は反転増幅回路の持つ利得Ｇ
を、４０２は反転増幅回路の持ってぃ３へ一部 る遅延時間を表わし、４０３は入力信号と反転増幅信号
を加算する、加算増幅器である。また。。２の遅延時間
Ｔ！：１には反転増幅器の持つ周波数に対する位相特性
の変化も含まれる。従って、複数の周波数成分を特った
信号がこの利得制御回路を通ると、周波数に対する位相
差をもった信号を加算する事になシ、入力信号と同一の
信号成分が得られず、結果として波形歪が増す事になる
。
第４図の動作を簡単に表わす為に、第４図の端子１に振
幅１の複素信号ｖｉ４が加えられるとする。
幅１の複素信号ｖｉ４が加えられるとする。
ｖｉ４−ｅｊｗｔ
このとき遅延時間Ｔｄを持った後の出力はｖ５ ＝ −
Ａ８ｊｗ（ｅ−Ｔｄ） ここでＡはブロック４０１での増幅率である。
Ａ８ｊｗ（ｅ−Ｔｄ） ここでＡはブロック４０１での増幅率である。
従って加算増幅部４０３の加算出力は
ｖ６＝ｖｉ４＋ｖ５＝ｅｊＷｔ−Ａｅ”’（ｔ−Ｔｄ）
とな９、遅延時間Ｔｄがある分だけ出力は位相変化して
しまう。
とな９、遅延時間Ｔｄがある分だけ出力は位相変化して
しまう。
課題を解決するための手段
本発明は、前記問題点を解決する為に、ダミー回路を挿
入することによって２つの信号経路の遅延時間を等しく
し、遅延時間差をなくすようにしたものである。
入することによって２つの信号経路の遅延時間を等しく
し、遅延時間差をなくすようにしたものである。
作 用
このように２つの経路の遅延時間を等しくすることによ
り、取扱い周波数のいかんにかかわらず、加算後の信号
出力に波形歪を起こさないようにすることができる。
り、取扱い周波数のいかんにかかわらず、加算後の信号
出力に波形歪を起こさないようにすることができる。
実施例
第１図は、本発明にかかる利得制御回路の一実施例を示
す回路図である。
す回路図である。
第１図において、１０１ 、１０２ 、１０３は演算増
幅器（以下オペアンプと呼ぶ）であり、オペアンプ１０
１は抵抗１０４と可変抵抗１０５とともに利得可変型反
転増幅器を形成し、その増幅率は抵抗１０４と可変抵抗
１０５の値をそれぞれ一方、オペアンプ１０２は、抵抗
１０６，１０７゜５ベ−ノ １０８とともに加算増幅器を形成する。オペアンプ１０
３は利得１の正相バッファ回路である。
幅器（以下オペアンプと呼ぶ）であり、オペアンプ１０
１は抵抗１０４と可変抵抗１０５とともに利得可変型反
転増幅器を形成し、その増幅率は抵抗１０４と可変抵抗
１０５の値をそれぞれ一方、オペアンプ１０２は、抵抗
１０６，１０７゜５ベ−ノ １０８とともに加算増幅器を形成する。オペアンプ１０
３は利得１の正相バッファ回路である。
以下本実施例の動作を説明する。
入力信号は端子１から入力されその一部はオペアンプ１
０１を通って加算増幅器に入力され、残９は正相バッフ
ァ１０３を通って加算増幅器に入力される。加算結果は
オペアンプ１０２の出力として取り出される。ここでオ
ペアンプ１０１と正相バッファ１０３が同一の遅延時間
を持っているとすれば取扱う周波数にかかわらず加算結
果で位相に関する波形歪は起こらず、一定の利得制御が
実現できる。
０１を通って加算増幅器に入力され、残９は正相バッフ
ァ１０３を通って加算増幅器に入力される。加算結果は
オペアンプ１０２の出力として取り出される。ここでオ
ペアンプ１０１と正相バッファ１０３が同一の遅延時間
を持っているとすれば取扱う周波数にかかわらず加算結
果で位相に関する波形歪は起こらず、一定の利得制御が
実現できる。
なお、実施例ではダミー回路として正相バッファ１ｏ３
を用いたが、利得可変型反転増幅器と同一の遅延時間を
実現するものならどんな回路でもよい。
を用いたが、利得可変型反転増幅器と同一の遅延時間を
実現するものならどんな回路でもよい。
発明の効果
本発明によれば加算回路を用いた利得制御回路において
、取扱う周波数のいかんにかかわらず、波形歪のない利
得制御をする乙とができる。
、取扱う周波数のいかんにかかわらず、波形歪のない利
得制御をする乙とができる。
６ ・＼−ノ
第１図は本発明の一実施例における利得制御回路の回路
図、第２図は従来の利得制御回路のブロック図、第３図
は第２図に示した従来の利得制御回路の具体構成図、第
４図は第３図での遅延時間を説明するための図である。 １・・・・・入力端子、２・・・・・・出力端子、１０
１゜１０４．１０５・・・・・・利得可変型反転増幅器
、１０２゜１０６．１０７，１０８・・・・・・加算増
幅器、１０３・・・・・正相バッファ（ダミー回路）。
図、第２図は従来の利得制御回路のブロック図、第３図
は第２図に示した従来の利得制御回路の具体構成図、第
４図は第３図での遅延時間を説明するための図である。 １・・・・・入力端子、２・・・・・・出力端子、１０
１゜１０４．１０５・・・・・・利得可変型反転増幅器
、１０２゜１０６．１０７，１０８・・・・・・加算増
幅器、１０３・・・・・正相バッファ（ダミー回路）。
Claims (1)
- 入力信号の一部を利得可変型反転増幅器を介して加算増
幅器に入力するとともに、上記入力信号の残りを上記利
得可変型反転増幅器と同一の遅延時間をもつダミー回路
を介して上記加算増幅器に入力し、上記加算増幅器から
利得の制御された出力信号を取出すようにした利得制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133323A JPH01302908A (ja) | 1988-05-31 | 1988-05-31 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133323A JPH01302908A (ja) | 1988-05-31 | 1988-05-31 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302908A true JPH01302908A (ja) | 1989-12-06 |
Family
ID=15102019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133323A Pending JPH01302908A (ja) | 1988-05-31 | 1988-05-31 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302908A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105024U (ja) * | 1990-02-16 | 1991-10-31 | ||
| US6232839B1 (en) | 1998-05-15 | 2001-05-15 | Nec Corporation | Voltage-controlled amplifier having compensation for gain control imbalance |
| JP2008244721A (ja) * | 2007-03-27 | 2008-10-09 | Clarion Co Ltd | 音声混合回路 |
| US8107910B2 (en) | 2007-08-29 | 2012-01-31 | Qualcomm, Incorporated | Differential to single-ended conversion for radio frequency devices |
-
1988
- 1988-05-31 JP JP63133323A patent/JPH01302908A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105024U (ja) * | 1990-02-16 | 1991-10-31 | ||
| US6232839B1 (en) | 1998-05-15 | 2001-05-15 | Nec Corporation | Voltage-controlled amplifier having compensation for gain control imbalance |
| JP2008244721A (ja) * | 2007-03-27 | 2008-10-09 | Clarion Co Ltd | 音声混合回路 |
| US8107910B2 (en) | 2007-08-29 | 2012-01-31 | Qualcomm, Incorporated | Differential to single-ended conversion for radio frequency devices |
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