JPH0130332B2 - - Google Patents
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- Publication number
- JPH0130332B2 JPH0130332B2 JP58124492A JP12449283A JPH0130332B2 JP H0130332 B2 JPH0130332 B2 JP H0130332B2 JP 58124492 A JP58124492 A JP 58124492A JP 12449283 A JP12449283 A JP 12449283A JP H0130332 B2 JPH0130332 B2 JP H0130332B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- oscillator
- stage mixer
- mixer
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/16—Multiple-frequency-changing
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Superheterodyne Receivers (AREA)
- Noise Elimination (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
多重周波数変換構成の通信機、特にPLL発振
器を含む回路を生ずるクロス・スプリアス・ビー
トの発生を防止する方式に関する。 〔従来の技術〕 通常の通信機は殆んどがスーパーヘテロダイン
方式であり、２重以上の多重変換とするものが多
く、各変圧器（以下ミクサと称す）にはそれぞれ
局部周波数を注入する局部発振器を備えるが、周
波数可変発振器としては周波数設定の容易さと安
定度の点からPLL（Phase Locked Loop）制御
とすることが多い。第１図はそうした２重変換受
信回路であつて、アンテナ１よりの入力信号波は
前段ミクサ２で第１中間周波数となり、バンドパ
ス・フイルタ３を通つて、後段ミクサ４で第２中
間周波数となり、バンドパス・フイルタ５を通つ
て、増幅および復調されるものである。 前段ミクサ２の局部発振周波数L1はPLL制御
発振回路６より注入される。PLL制御発振器６
は電圧制御発振器（以下VCO）で基本波発振を
し、その出力をミクサ２に供給すると共に内部ミ
クサ６２で固定発振器７の周波数と混合してL2
を出力する。第１図では共通発振器７の周波数は
ミクサ６２で固定するほか、後段ミクサ４の局部
発振周波数L2として利用され、共通発振器７は
前段ミクサ２と後段ミクサ４の共用発振器となつ
ている。この構成は共通発振器７を共用すること
によつて発振器を１個節約し得るのみならず、共
通発振器７の発振周波数が多少変動しても、前段
ミクサ２の注入周波数L1の変動による第１中間
周波数の変化分を後段ミクサ４の注入周波数L2
の変動で逆に打消して、第２中間周波数には全く
影響が出ないようにすることが出来るものである
が、その原理はドリフト・キヤンセル方式として
周知であるから詳しくは述べないが、本発明の重
要な構成要素の一つであるので特記しておく。 ミクサ６２の出力周波数は分周器６３を通して
位相比較器６４で基準周波数Rと位相比較し、位
相差に従つて発生する正または負の検出電圧をロ
ーパスフイルタ６５を通して直流制御電圧として
VCO６１に加えて発振周波数を安定化する制御
ループを構成しているものであるが、基本的に発
振周波数L1は基準周波数Rのステツプで変化す
るのであるから、L1にくらべてRは非常に小さ
く、またRと位相比較すべきプログラマブル分周
器６３の出力周波数も当然小さい値となる。一方
で分周器６３の分周比は大きく取るほど制御ルー
プ・ゲインが低下してPLLループの安定度が低
下するという問題があるので、ミクサ６２の出力
nはなるべく低い周波数であることが望ましいの
と、分周器の動作可能周波数による制約とから、
ミクサ６２はダウン・ミクサとしてはnはL1よ
り小さく取るのが普通である。PLL回路のクロ
ス・スプリアス・ビートはこのnとL1の周波数
が整数比となつたときが最も顕著であるので、以
下にその発生のメカニズムを説明する。 ６２はダウン・ミクサであるから、上記の整数
比をｎとし、L1＞L2とすると n＝L1−L2 であり、ミクサ出力にはnの他にL1，L2とL1＋
L2等の周波数が含まれるが、これ等はnより遥
かに高い周波数であるからミクサ出力部のローパ
ス・フイルタまたはバンドパス・フイルタで容易
に除去されてnのみを取出すことができるわけで
あるが、実際にはミクサの非直線特性のため上記
の周波数の高調波が発生する。この高調波それ自
体はさらに高い周波数であるから問題はないが、 nn＝L1の周波数状態では、 出力nのｎ番高調波がL1と同一周波数となつ
て干渉を生ずる。これはゼロビートとなつて外に
現われないが入力周波数がΔ変化した場合には
基本波出力の変化はΔであり、ｎ番高調波出力
の変化はnΔとなる。従つて nn→nn±nΔ＝L1±nΔ これと入力のL1±Δとの差を取ると （L1±nΔ）−（L1±Δ）＝±（ｎ−１）Δ この式から、ダウン・ミクサにおいて入力周波
数が出力周波数のｎ倍となる周波数の前後におい
て、該入力周波数との差周波数の（ｎ−１）倍の
ビート周波数を出力に発生することがわかり、ゼ
ロビートを中心に周波数が交叉するように変化す
るので、一般にクロス・スプリアス・ビートと称
している。このビートはnと共に分周器を通つ
て、またはnを変調して位相比較器６４の出力に
混在して、それがローパスフイルタ６５のカツト
オフ周波数以下であると、VCO６１に加えられ
て出力L1を周波数変調し、スプリアス成分とな
るものである。 〔発明が解決しようとする課題〕 スプリアスの発生を抑えるため、ローパスフイ
ルタ６５のカツトオフ周波数を低く取ると時定数
が増大して、PLL制御発振器６のロツクアツ
プ・タイム（発振周波数が安定するまでの時間）
が長くなるので、実用回路では制約がある。その
他にも基準周波数Rと位相比較器６４の高調波や
非直線性に基因するスプリアスもあるが、いづれ
も特定の周波数に限定されるから、スプリアスを
発生する周波数関係を避ける設計が望ましいが、
広帯域のゼネラル・カバレージ用では不可能であ
る。本発明は前記のクロス・スプリアス・ビート
を含む周波数帯でのスプリアス発生から逃げる手
段の提供を目的とする。 〔課題を解決するための手段〕 PLL制御発振器出力にクロス・スプリアス・
ビートを生ずる動作周波数において、共通発振器
周波数を前段ミクサ２と後段ミクサ４間の中間周
波通過帯域の餘裕周波数以内で移動することによ
り、クロス・スプリアス・ビートの発生を防止す
るようにした構成である。 〔実施例〕 第１図は基本回路であつて第１図から説明す
る。図中PLL制御発振器６の出力にクロス・ス
プリアス・ビートを生ずる動作周波数において、
内部ミクサ６２に局部周波数を供給すると共に、
後段ミクサ４にも局部周波数L2を供給する共通
発振器７の発振周波数を、前段ミクサ２と後段ミ
クサ４の中間のバンドパス・フイルタ３の餘裕周
波数以内で移動することにより、クロス・スプリ
アス・ビートの発生を防止するようにした通信機
回路である。 PLL制御発振器６において、VCO６１の周波
数L1をnに変換するミクサ６２の共通発振器７
の周波数を移動（以下シフトと称する）すると、
シフトした周波数と同じ周波数だけL1が変化し
てVCOはロツクする。従つてPLL制御回路６内
部にクロス・スプリアスを発生するL1の周波数
になる少し手前で、共通発振器７の発振周波数を
スプリアス発生周波数を飛び越すように移動させ
れば、L1にスプリアスは含まれないことになる。
またL1が変化すると当然ミクサ２の出力周波数
も変化するが、その変化分は後段ミクサ４の局部
周波数L2が同方向に変化して、ミクサ４の出力
周波数に影響を及ぼさないことは前記のドリフ
ト・キヤンセル方式の説明ですでに明らかとなる
ところである。ただし、ミクサ２とミクサ４との
中間の第１中間周波数は変動するから、フイルタ
３の通過帯域幅は必要の帯域幅に変動分だけ加算
しなければならない。クロス・ビートの発生範囲
はPLL制御回路６のローパス、フイルタ６５の
カツトオフ周波数で決まり、現実には1kHz程度
以上であればロツクアツプ・タイムが問題となら
ないから、共通発振器７の周波数シフトは２〜
5kHz程度でよい。従つてフイルタ３の通過帯域
幅は占有帯域幅の狭いCWやSSB信号では10〜
15kHz、FM波でも20〜30kHzあれば十分である。 共通発振器７の周波数をシフトするのには、発
振器は通常水晶制御式であるから、第２図のよう
に発振水晶片７１と並列あるいは直列に電圧制御
可変容量ダイオード７２を入れて制御電圧を変化
すればよい。制御の方法としては制御電圧回路に
電圧を変化するスイツチを設けて、クロス・スプ
リアス・ビートが発生したならば該スイツチを切
替えるか、周波数同調機構のスプリアス発生位置
でスイツチを自動的に動作させる等の機械的操作
と、次に述べる電気的操作のいずれでも行うこと
が可能である。 以下に特許請求の範囲第２項につき説明する。
これは特許請求の範囲第１項のPLL制御発振器
６の発振周波数を決定するプログラマブル分周器
６３に周波数データをCPU（Central Processing
Unit）８から供給する構成において（現在多く
の通信機には、記憶・計算・制御にCPUが使用
されており、その機能を利用してPLLの周波数
データの設定を割込動作で実行させていることが
多い。）CPU８には予めクロス・スプリアス・ビ
ートの発生する周波数に対しては、例えば周波数
設定データと同一値を記憶させて、両方のデータ
値（通常は全桁の必要はなく、ビート発生範囲の
実状に応じて10kHzの桁あるいは100kHzの桁のみ
でよい）が一致した状態でCPU８からシフト信
号を出力し、これを簡単なＤ／Ａ変換器９を通し
て制御電圧９１として、例えば電圧制御のVXO
（可変周波数水晶発振器）７の水晶片７１と並列
または直列に入れた電圧制御可変容量ダイオード
７２に加えて、所定の周波数シフトを行うことに
より、クロス・スプリアス・ビートの発生を防止
し得るようにした通信機回路である。 第１図と第３図の回路では前段ミクサ２を
PLL制御発振器６、後段ミクサ４をVXO７から
直接供給しているが、これを逆にして、前段ミク
サ２をVXO７後段ミクサ４をPLL制御発振器６
から供給するようにしても本発明は成立する。あ
るいは後段の注入回路に周波数変換器を入れた
り、前段・後段ともにPLL制御発振器としても、
ドリフト・キヤンセルの周波数であれば同様に本
発明は成立する。 〔発明の効果〕 本発明によると、前段ミクサと後段ミクサの局
部発振器の一方がPLL発振器であり、かつ同一
の共通発振器の周波数が微少周波数可変制御され
て、クロス・スプリアス・ビートを排除し得るの
で、実用上の効果は大きい。
器を含む回路を生ずるクロス・スプリアス・ビー
トの発生を防止する方式に関する。 〔従来の技術〕 通常の通信機は殆んどがスーパーヘテロダイン
方式であり、２重以上の多重変換とするものが多
く、各変圧器（以下ミクサと称す）にはそれぞれ
局部周波数を注入する局部発振器を備えるが、周
波数可変発振器としては周波数設定の容易さと安
定度の点からPLL（Phase Locked Loop）制御
とすることが多い。第１図はそうした２重変換受
信回路であつて、アンテナ１よりの入力信号波は
前段ミクサ２で第１中間周波数となり、バンドパ
ス・フイルタ３を通つて、後段ミクサ４で第２中
間周波数となり、バンドパス・フイルタ５を通つ
て、増幅および復調されるものである。 前段ミクサ２の局部発振周波数L1はPLL制御
発振回路６より注入される。PLL制御発振器６
は電圧制御発振器（以下VCO）で基本波発振を
し、その出力をミクサ２に供給すると共に内部ミ
クサ６２で固定発振器７の周波数と混合してL2
を出力する。第１図では共通発振器７の周波数は
ミクサ６２で固定するほか、後段ミクサ４の局部
発振周波数L2として利用され、共通発振器７は
前段ミクサ２と後段ミクサ４の共用発振器となつ
ている。この構成は共通発振器７を共用すること
によつて発振器を１個節約し得るのみならず、共
通発振器７の発振周波数が多少変動しても、前段
ミクサ２の注入周波数L1の変動による第１中間
周波数の変化分を後段ミクサ４の注入周波数L2
の変動で逆に打消して、第２中間周波数には全く
影響が出ないようにすることが出来るものである
が、その原理はドリフト・キヤンセル方式として
周知であるから詳しくは述べないが、本発明の重
要な構成要素の一つであるので特記しておく。 ミクサ６２の出力周波数は分周器６３を通して
位相比較器６４で基準周波数Rと位相比較し、位
相差に従つて発生する正または負の検出電圧をロ
ーパスフイルタ６５を通して直流制御電圧として
VCO６１に加えて発振周波数を安定化する制御
ループを構成しているものであるが、基本的に発
振周波数L1は基準周波数Rのステツプで変化す
るのであるから、L1にくらべてRは非常に小さ
く、またRと位相比較すべきプログラマブル分周
器６３の出力周波数も当然小さい値となる。一方
で分周器６３の分周比は大きく取るほど制御ルー
プ・ゲインが低下してPLLループの安定度が低
下するという問題があるので、ミクサ６２の出力
nはなるべく低い周波数であることが望ましいの
と、分周器の動作可能周波数による制約とから、
ミクサ６２はダウン・ミクサとしてはnはL1よ
り小さく取るのが普通である。PLL回路のクロ
ス・スプリアス・ビートはこのnとL1の周波数
が整数比となつたときが最も顕著であるので、以
下にその発生のメカニズムを説明する。 ６２はダウン・ミクサであるから、上記の整数
比をｎとし、L1＞L2とすると n＝L1−L2 であり、ミクサ出力にはnの他にL1，L2とL1＋
L2等の周波数が含まれるが、これ等はnより遥
かに高い周波数であるからミクサ出力部のローパ
ス・フイルタまたはバンドパス・フイルタで容易
に除去されてnのみを取出すことができるわけで
あるが、実際にはミクサの非直線特性のため上記
の周波数の高調波が発生する。この高調波それ自
体はさらに高い周波数であるから問題はないが、 nn＝L1の周波数状態では、 出力nのｎ番高調波がL1と同一周波数となつ
て干渉を生ずる。これはゼロビートとなつて外に
現われないが入力周波数がΔ変化した場合には
基本波出力の変化はΔであり、ｎ番高調波出力
の変化はnΔとなる。従つて nn→nn±nΔ＝L1±nΔ これと入力のL1±Δとの差を取ると （L1±nΔ）−（L1±Δ）＝±（ｎ−１）Δ この式から、ダウン・ミクサにおいて入力周波
数が出力周波数のｎ倍となる周波数の前後におい
て、該入力周波数との差周波数の（ｎ−１）倍の
ビート周波数を出力に発生することがわかり、ゼ
ロビートを中心に周波数が交叉するように変化す
るので、一般にクロス・スプリアス・ビートと称
している。このビートはnと共に分周器を通つ
て、またはnを変調して位相比較器６４の出力に
混在して、それがローパスフイルタ６５のカツト
オフ周波数以下であると、VCO６１に加えられ
て出力L1を周波数変調し、スプリアス成分とな
るものである。 〔発明が解決しようとする課題〕 スプリアスの発生を抑えるため、ローパスフイ
ルタ６５のカツトオフ周波数を低く取ると時定数
が増大して、PLL制御発振器６のロツクアツ
プ・タイム（発振周波数が安定するまでの時間）
が長くなるので、実用回路では制約がある。その
他にも基準周波数Rと位相比較器６４の高調波や
非直線性に基因するスプリアスもあるが、いづれ
も特定の周波数に限定されるから、スプリアスを
発生する周波数関係を避ける設計が望ましいが、
広帯域のゼネラル・カバレージ用では不可能であ
る。本発明は前記のクロス・スプリアス・ビート
を含む周波数帯でのスプリアス発生から逃げる手
段の提供を目的とする。 〔課題を解決するための手段〕 PLL制御発振器出力にクロス・スプリアス・
ビートを生ずる動作周波数において、共通発振器
周波数を前段ミクサ２と後段ミクサ４間の中間周
波通過帯域の餘裕周波数以内で移動することによ
り、クロス・スプリアス・ビートの発生を防止す
るようにした構成である。 〔実施例〕 第１図は基本回路であつて第１図から説明す
る。図中PLL制御発振器６の出力にクロス・ス
プリアス・ビートを生ずる動作周波数において、
内部ミクサ６２に局部周波数を供給すると共に、
後段ミクサ４にも局部周波数L2を供給する共通
発振器７の発振周波数を、前段ミクサ２と後段ミ
クサ４の中間のバンドパス・フイルタ３の餘裕周
波数以内で移動することにより、クロス・スプリ
アス・ビートの発生を防止するようにした通信機
回路である。 PLL制御発振器６において、VCO６１の周波
数L1をnに変換するミクサ６２の共通発振器７
の周波数を移動（以下シフトと称する）すると、
シフトした周波数と同じ周波数だけL1が変化し
てVCOはロツクする。従つてPLL制御回路６内
部にクロス・スプリアスを発生するL1の周波数
になる少し手前で、共通発振器７の発振周波数を
スプリアス発生周波数を飛び越すように移動させ
れば、L1にスプリアスは含まれないことになる。
またL1が変化すると当然ミクサ２の出力周波数
も変化するが、その変化分は後段ミクサ４の局部
周波数L2が同方向に変化して、ミクサ４の出力
周波数に影響を及ぼさないことは前記のドリフ
ト・キヤンセル方式の説明ですでに明らかとなる
ところである。ただし、ミクサ２とミクサ４との
中間の第１中間周波数は変動するから、フイルタ
３の通過帯域幅は必要の帯域幅に変動分だけ加算
しなければならない。クロス・ビートの発生範囲
はPLL制御回路６のローパス、フイルタ６５の
カツトオフ周波数で決まり、現実には1kHz程度
以上であればロツクアツプ・タイムが問題となら
ないから、共通発振器７の周波数シフトは２〜
5kHz程度でよい。従つてフイルタ３の通過帯域
幅は占有帯域幅の狭いCWやSSB信号では10〜
15kHz、FM波でも20〜30kHzあれば十分である。 共通発振器７の周波数をシフトするのには、発
振器は通常水晶制御式であるから、第２図のよう
に発振水晶片７１と並列あるいは直列に電圧制御
可変容量ダイオード７２を入れて制御電圧を変化
すればよい。制御の方法としては制御電圧回路に
電圧を変化するスイツチを設けて、クロス・スプ
リアス・ビートが発生したならば該スイツチを切
替えるか、周波数同調機構のスプリアス発生位置
でスイツチを自動的に動作させる等の機械的操作
と、次に述べる電気的操作のいずれでも行うこと
が可能である。 以下に特許請求の範囲第２項につき説明する。
これは特許請求の範囲第１項のPLL制御発振器
６の発振周波数を決定するプログラマブル分周器
６３に周波数データをCPU（Central Processing
Unit）８から供給する構成において（現在多く
の通信機には、記憶・計算・制御にCPUが使用
されており、その機能を利用してPLLの周波数
データの設定を割込動作で実行させていることが
多い。）CPU８には予めクロス・スプリアス・ビ
ートの発生する周波数に対しては、例えば周波数
設定データと同一値を記憶させて、両方のデータ
値（通常は全桁の必要はなく、ビート発生範囲の
実状に応じて10kHzの桁あるいは100kHzの桁のみ
でよい）が一致した状態でCPU８からシフト信
号を出力し、これを簡単なＤ／Ａ変換器９を通し
て制御電圧９１として、例えば電圧制御のVXO
（可変周波数水晶発振器）７の水晶片７１と並列
または直列に入れた電圧制御可変容量ダイオード
７２に加えて、所定の周波数シフトを行うことに
より、クロス・スプリアス・ビートの発生を防止
し得るようにした通信機回路である。 第１図と第３図の回路では前段ミクサ２を
PLL制御発振器６、後段ミクサ４をVXO７から
直接供給しているが、これを逆にして、前段ミク
サ２をVXO７後段ミクサ４をPLL制御発振器６
から供給するようにしても本発明は成立する。あ
るいは後段の注入回路に周波数変換器を入れた
り、前段・後段ともにPLL制御発振器としても、
ドリフト・キヤンセルの周波数であれば同様に本
発明は成立する。 〔発明の効果〕 本発明によると、前段ミクサと後段ミクサの局
部発振器の一方がPLL発振器であり、かつ同一
の共通発振器の周波数が微少周波数可変制御され
て、クロス・スプリアス・ビートを排除し得るの
で、実用上の効果は大きい。
第１図は本発明を実施する通信機回路のブロツ
ク図、第２図はVXO回路図、第３図は本発明の
一実施例を示すブロツク図である。 １……アンテナ、２……前段ミクサ、３，５…
…バンドパス・フイルタ、４……後段ミクサ、６
……PLL制御発振器、６１……VCO、６２……
内部ミクサ、６３……プログラマブル分周器、６
４……位相比較器、６５……ローパス・フイル
タ、７……共通発振器、７０……トランジスタ、
７１……発振水晶片、７２……電圧制御可変容量
ダイオード、８……CPU、９……Ａ／Ｄ変換器、
L1，L2……局部発振周波数、R……基準周波数。
ク図、第２図はVXO回路図、第３図は本発明の
一実施例を示すブロツク図である。 １……アンテナ、２……前段ミクサ、３，５…
…バンドパス・フイルタ、４……後段ミクサ、６
……PLL制御発振器、６１……VCO、６２……
内部ミクサ、６３……プログラマブル分周器、６
４……位相比較器、６５……ローパス・フイル
タ、７……共通発振器、７０……トランジスタ、
７１……発振水晶片、７２……電圧制御可変容量
ダイオード、８……CPU、９……Ａ／Ｄ変換器、
L1，L2……局部発振周波数、R……基準周波数。
Claims (1)
- 【特許請求の範囲】 １ 前段ミクサと後段ミクサの局部発振器の少な
くとも一方はPLL発振器で構成されていて、か
つ同一の共通発振器により周波数制御され、共通
発振器周波数の変動による前段ミクサ出力周波数
の変動を後段ミクサにて補償する構成の通信機に
おいて、PLL発振器出力にクロス・スプリア
ス・ビートを生ずる動作周波数において、共通発
振器周波数を前段ミクサと後段ミクサ間の中間周
波通過帯域の餘裕周波数以内で移動することによ
り、クロス・スプリアス・ビートの発生を防止す
るようにしたことを特徴とする通信機回路。 ２ 前段ミクサと後段ミクサの局部発振器の少な
くとも一方はPLL発振器で構成されてなり、か
つ同一の共通発振器により周波数制御され、共通
発振器周波数の変動による前段ミクサ出力周波数
の変動を後段ミクサにて補償する構成の通信機に
おいて、前記PLL発振器の周波数設定データは
CPUより供給し、かつPLL発振器出力にクロ
ス・スプリアス・ビートを生ずる動作周波数を含
む周波数帯においてCPUより周波数シフト信号
を出力せしめ、該周波数シフト信号は必要ならば
Ｄ／Ａ変換器を通してアナログの電圧変化とし
て、共通発振器回路に設けた電圧制御可変容量ダ
イオードに印加することにより、クロス・スプリ
アス・ビートの発生を防止するようにした、特許
請求の範囲第１項記載の通信機回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12449283A JPS6016734A (ja) | 1983-07-08 | 1983-07-08 | 通信機回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12449283A JPS6016734A (ja) | 1983-07-08 | 1983-07-08 | 通信機回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016734A JPS6016734A (ja) | 1985-01-28 |
| JPH0130332B2 true JPH0130332B2 (ja) | 1989-06-19 |
Family
ID=14886840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12449283A Granted JPS6016734A (ja) | 1983-07-08 | 1983-07-08 | 通信機回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016734A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285914A (ja) * | 1987-05-19 | 1988-11-22 | Mic Kogyo Kk | 電磁石 |
| JP2007243805A (ja) * | 2006-03-10 | 2007-09-20 | Sanyo Electric Co Ltd | 受信回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314502Y2 (ja) * | 1981-02-20 | 1988-04-22 |
-
1983
- 1983-07-08 JP JP12449283A patent/JPS6016734A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6016734A (ja) | 1985-01-28 |
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