JPH01303562A - 制御コンピュータのデュアル方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデュアルシステムを構成するプロセスコンピュ
ータに関し、特にオンライン側およびスタンバイ側とな
る２系の制御コンピュータ間のタスク同期をとる制御コ
ンピュータのデュアル方式〔従来の技術〕 従来、この種の制御コンピュータのデュアル方式では、
制御コンピュータ間のタスク同期を合わせる方式として
、以下に挙げるような３つの方式が提供されていた。す
なわち、 ■　同一クロフクでＣＰＵ部やメモリ部等を動作させて
、ＣＰＵサイクルレベルで同期を合わせる方式、 ■　秒パルス等で周期的に動くタスクを設け、これによ
り大まかなタスク間の同期を合わせ、かつ被制御機器側
に両系の制御コンピュータからの信号を受けてオンライ
ン側の制御コンビエータからの情報を有効とするロジッ
クを持たせる方式、■　予め制御コンピュータ間でシリ
アルラインを介して通信を行ってタスク間の同期を合わ
せる方式、 等が提供されていた。

〔発明が解決しようとする課題〕

上述した従来のタスク同期方式のうち、上記■の方式は
、装置の規模が大きくなるとともに高価なものになるの
で、一般には用いられないという欠点がある。

また、上記■の方式は、完全なデュアル方式ではないば
かりでなく、被制御機器側に両系の制御コンピュータか
らの入力を処理し判断するためのインテリジェント機能
を持たない場合には適用できない等の欠点がある。

さらに、上記■の方式は、現在量も多く使用されている
方式であるが、シリアルラインを介して制御コンピュー
タ間の通信を予め行うので、実際に制御出力を出すまで
に通信に要する時間が制御の遅れとして発生することに
なり、処理のリアルタイム性をかなり犠牲にしなければ
ならないという欠点がある。

本発明の目的は、上述の点に鑑み、Ｉ／Ｏ処理を行うタ
スクのコーディングに若干の変更を加えるとともに簡単
な同期一致検出回路を付加するだけで、処理のリアルタ
イム性を損なうことなしに２系の制御コンピュータ間に
おけるタスク同期をとることができるようにした制御コ
ンピュータのデュアル方式を提供することにある。

〔課題を解決するための手段〕

本発明の制御コンピュータのデュアル方式は、オンライ
ン側およびスタンバイ側となる２系の制御コンピュータ
と、これら２系の制御コンピュータのソフトウェアとし
て構成されＩ／Ｏマクロを切る前にＩ／Ｏマクロ対応に
予め取り決められたバイナリコードを同期一致検出回路
にパラレル出力し前記同期一致検出回路から同期一致信
号が返却された後に！／Ｏマクロを切るＩ／Ｏ処理を行
うタスクと、前記２系の制御コンピュータからのバイナ
リコードの一致を検出したときに同期一致信号を前記２
系の制御コンピュータに対してそれぞれ返却する前記同
期一致検出回路とを有する。

〔作用〕

本発明の制御コンピュータのデュアル方式では、２系の
制御コンピュータがオンライン側およびスタンバイ側と
なり、２系の制御コンピュータのソフトウェアとして構
成された■／○処理を行うタスクがＩ／Ｏマクロを切る
前に！／Ｏマクロ対応に予め取り決められたバイナリコ
ードを同期一致検出回路にパラレル出力し同期一致検出
回路から同期一致信号が返却された後にＩ／Ｏマクロを
切り、同期一致検出回路が２系の制御コンピュータから
のバイナリコードの一致を検出したときに同期一致信号
を２系の制御コンピュータに対してそれぞれ返却する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例の制御コンピュータのデュ
アル方式の構成を示すブロック図である。

本実施例の制御コンピュータのデュアル方式は、Ｎｏ、
１系の制御コンピュータ１と、Ｎｏ、２系の制御コンピ
ュータ２と、Ｎｏ、ｌ系の制御コンピュータｌおよびＮ
ｏ、２系の制御コンピュータ２のソフトウェアとして構
成される羊数または複数のＩ／Ｏ処理を行うタスク３（
図示は１つ）と、Ｎ０１１系の制御コンピュータ１とＮ
００２系の制御コンピュータ２との間に接続された同期
一致検出回路４とから構成されている。

いま、仮に、Ｎ０１１系の制御コンピュータ１およびＮ
００２系の制御コンピュータ２のソフトウェアとして構
成される全ての！／Ｏ処理を行うタスク３上で発生する
Ｉ／Ｏマクロを切る箇所の総数を２５６箇所以内と想定
し、各Ｉ／Ｏマクロ対応に８ビツトのタスク同期用のバ
イナリコードをデュアルシステムで予め取り決めて割り
当てる。

第２図を参照すると、同期一致検出回路４は、Ｎｏ、１
系の制御コンピュータ１およびＮｏ、２系の制御コンピ
ュータ２のディジタル出力（Ｄ。

）からパラレル出力される８ビツトのタスク同期用のバ
イナリコードをデコードして２５６個の出力のうちのい
ずれか１個をオン（１）にする一対のデコーダ４１と、
これら一対のデコーダ４１の出力を互いに対応する１ｍ
ずつ比較する２５６個のコンパレータ（比較回路）４２
と、２５６個のコンパレータ４２の出力を論理和してＮ
ｏ、１系の制御コンピュータ１およびＮｏ、２系の制御
コンピュータ２のディジタル入力（Ｄ　Ｉ）に１ビツト
の同期−Ｉｔ倍信号シリアル入力して返却するオア回路
４３とを含んで構成されている。

第３図を参照すると、Ｉ／Ｏ処理を行うタスク３におけ
るＩ／Ｏマクロ実行の際の処理は、タスク同期用バイナ
リコード出力ステップ３１と、一定時間経過判定ステッ
プ３２と、同期一致信号検出ステップ３３と、オンライ
ン判定ステップ３４と、Ｉ／Ｏマクロ実行ステップ３５
と、エラー判定ステップ３６と、エラー処理ステップ３
７とからなる。

次に、このように構成された本実施例の制御コンピュー
タのデュアル方式の動作について説明する。

デュアルシステムを構成するＮ０１１系の制御コンピュ
ータ１およびＮｏ、２系の制御コンピュータ２のプログ
ラム上で、あるＩ／Ｏ処理を行うタスク３のＩ／Ｏマク
ロを切るところにプログラムカウンタが到達したならば
、Ｉ／Ｏ処理を行うタスク３は、Ｉ／Ｏマクロ対応にデ
ュアルシステムで予め取り決められている８ビツトのタ
スク同期用のバイナリコードをＮｏ、１系の制御コンピ
ュータ１およびＮ００２系の制御コンピュータ２のディ
ジタル出力（ＤＯ）から同期一致検出回路４に対してパ
ラレル出力させる（ステップ３１）。

Ｎｏ、ｌ系の制御コンピュータ１およびＮ００２系の制
御コンピュータ２から８ビツトのタスク同期用のバイナ
リコードを受けた同期一致検出回路４は、バイナリコー
ドを一対のデコーダ４１でそれぞれデコードして２５６
個のデコードデータのうちの１個をオン（１）とする。

２５６個のデコードデータ毎に存在する２５６個のコン
パレータ４２は、Ｎ０１１系の制御コンパレ−タ１から
のデコードデータとＮＯ１２系の制御コンピュータ２か
らのデコードデータとをそれぞれ比較する。そして、２
５６個のコンパレータ４２からの比較出力がオア回路４
３で論理和された信号（バイナリコードの一致がとれた
という情報のみ）が同期一致信号としてＮｏ、１系の制
御コンピュータ１およびＮＯ１２系の制御コンピュータ
２のディジタル入力（ＤＩ）にそれぞれ返却される。

ＮＯ３１系の制御コンピュータ１およびＮ０９２系の制
御コンピュータ２のＩ／Ｏ処理を行うタスク３では、バ
イナリコードを同期一致検出回路４に出力してからある
一定時間内に同期一致信号がディジタル入力（ＤＩ）に
返却されなければ（ステップ３２）、例えばエラー扱い
としてエラー処理をそれぞれ行う（ステップ３７）。

一方、ある一定時間内にディジタル入力（ＤＩ）に同期
一致信号が返却されてきた場合には（ステップ３３）、
Ｉ／Ｏ処理を行うタスク３では、制御コンピュータがオ
ンライン側であるか否かがそれぞれ判定される（ステッ
プ３４）、そして、オンライン側の制御コンピュータの
Ｉ／Ｏ処理を行うタスク３では、Ｉ／Ｏマクロを正常に
切り（実行し）、被制御機器（第１図中には図示せず）
に対して外部出力を出すくステップ３５）、スタンバイ
側の制御コンピュータのＩ／Ｏ処理を行うタスク３では
、夏／Ｏマクロにおいて実際に被制御機器に対して外部
出力が出ないように制御の空振り（■／Ｏマクロの実行
のスキップ）を行う。

この後、Ｉ／Ｏマクロの実行がエラーとなったか否かが
判定され（ステップ３６）、エラーであればエラー処理
を行った後に（ステップ３７）、エラーでなければその
まま次の処理に移行する。

ところで、例えば第４図に示すように、被制御機器９の
インタフェースがシリアルインタフ二一スのときには、
制御に関して手順が存在する場合　　　　　　゛が多い
ので、このような場合には、ＮＯ１■系の制御コンピュ
ータ１およびＮＯ１２系の制御コンピュータ２の出力に
出力切替え部７を、入力に入力分配部８をそれぞれ設け
ることにより、オンライン側の制御コンピュータ（図示
の場合、Ｎ０９１系の制御コンピュータｌ）のみのＩ／
Ｏマクロの実行によっても、Ｎｏ、１系の制御コンビエ
ータｌおよびＮｏ、２系の制御コンピュータ２ともにエ
ラー処理を実行できるようにする。

〔発明の効果〕

以上説明したように本発明は、Ｉ／Ｏ処理を行うタスク
のコーディングに若干の改変を加えるとともに同期一致
検出回路という簡単な回路を付加することにより、処理
のリアルタイム性をあまり損なうことのないデュアルシ
ステムを容易に構成することができ、実用上の価値が高
いという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の制御コンピュータのデュア
ル方式の構成を示すブロック図、第２図は第１図中の同
期一致検出回路をさらに詳細に示すブロック図、 第３図は第１図中のＩ／Ｏ処理を行うタスクにおけるＩ
／Ｏマクロ実行の際の処理を示す流れ図、第４図は被制
御機器のインタフェースがシリアルインクフェースであ
る場合の制御コンピュータとの接続概念図である。 図において、 ｌ・・・Ｎｏ、１系の制御コンピュータ、２・・・Ｎｏ
、２系の制御コンピュータ、３・・・Ｉ／Ｏ処理を行う
タスク、 ４・・・同期一致検出回路、 ７・・・出力切替え部、 ８・・・入力分配部、 ９・・・被制御機器、 ４１・・・デコーダ、 ４２・・・コンパレータ、 ４３・・・オア回路である。

Claims (1)

1. 【特許請求の範囲】 オンライン側およびスタンバイ側となる２系の制御コン
   ピュータと、 これら２系の制御コンピュータのソフトウェアとして構
   成されＩ／Ｏマクロを切る前にＩ／Ｏマクロ対応に予め
   取り決められたバイナリコードを同期一致検出回路にパ
   ラレル出力し前記同期一致検出回路から同期一致信号が
   返却された後にＩ／Ｏマクロを切るＩ／Ｏ処理を行うタ
   スクと、前記２系の制御コンピュータからのバイナリコ
   ードの一致を検出したときに同期一致信号を前記２系の
   制御コンピュータに対してそれぞれ返却する前記同期一
   致検出回路と、 を有することを特徴とする制御コンピュータのデュアル
   方式。