JPH01304556A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 支丘立１ 本発明はメモリ制御回路に関し、特に情報処理装置にお
いて使用されるメモリ制御回路のメモリ読出し回路およ
びメモリエラー検出回路に関する。

従来技術 従来、この種のメモリ制御回路は、第４図に示すように
、エラー検出回Ｉｉ！８２とタイミング回路３とドライ
バ４とから構成され、メモリ１に接続されていた。

メモリ１からデータを読出す場合には、タイミング回路
３がらメモリ１に対してタイミング信号Ｔ１が出力され
る。メモリ１ではこのタイミング信号Ｔ　Ｉによりメモ
リ読出し動作が実行され、−定時間Ｔ”ＡＣＣ後に読出
しデータが確定する（第５図参照）。

エラー検出回路２はメモリ１で確定したデータとそのデ
ータ内に含まれるチエツク用データとからその読出しデ
ータのエラーの有無を検出し、エラーかある場合には′
１′″を、エラーがない場合には′０“をタイミング回
路３がら入力されるタイミング信号Ｔ２に応答して出力
する（第５図参照）。

ドライバ４はメモリ１がら読出された読出しデータを出
力するとともに、エラー検出回路２がらのメモリエラー
信号を出力する。また、ドライバ４はタイミング回路３
がらのタイミング信号Ｔ３か入力されると、続出しデー
タをサンプリングするタイミングをメモリデータの要求
者に対して通知するためのストローブ信号を出力する（
第５図参照）。

タイミング回路３におけるタイミング信号Ｔ１の出力か
らタイミングは号Ｔ２の出力までの時間は、メモリアク
セス時間とエラー検出回路２の検出時間との和によって
決定され、タイミング信号Ｔ２の出力からタイミング信
号Ｔ３の出力までの時間は、メモリエラー信号をサンプ
ルするのに充分なセットアツプタイムを確保するために
設けられている。

このような従来のメモリ制御回路では、ドライバ４から
のストローブ信号がエラー検出回路２でのメモリエラー
の検出の有無に関係なく、常に一定のタイミングで出力
されているので、メモリエラーか検出されないときでも
メモリエラー信号のためのセットアツプタイムが含まれ
ており、実質的にメモリアクセスタイムが増大するとい
う欠点かある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、メモリアクセスタイムを短縮させること
ができるメモリ制御回路の提供を目的とする。

発明の構成 本発明によるメモリ制御回路は、メモリから読出された
読出しデータをストローブ信号とともに送出する送出手
段と、前記読出しデータにおけるエラーの有無を検出す
るエラー検出手段とを有するメモリ制御回路であって、
前記エラー検出手段の検出結果に応じて前記送出手段に
おける萌記ストローブ信号の送出タイミングを可変する
タイミング可変手段を設けたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る９図において、本発明の一実施例によるメモリ制御回
路は、エラー検出回路２と、タイミング回路３と、ドラ
イバ４と、遅延回路５と、マルチプレクサ６とを含んで
構成されており、メモリ１に接続されている。

メモリ１はタイミング回路３からのタイミング信号Ｔ１
が入力されると、格納されたデータの続出し動作を開始
する。

エラー検出回路２はメモリ１からの読出しデータとこの
読出しデータ内に含まれるチエツク用データとからこの
読出しデータのエラーの有無を検出し、タイミング回路
３からのタイミング信号Ｔ２により検出結果をラッチす
る。

ドライバ４はメモリ１からの５売出しデ゛−夕と、エラ
ー検出回路２からのメモリエラー信号と、マルチプレク
サ６からの出力信号とを入力し、読出しデータとメモリ
エラー信号とスｌ−ローブ信号とを出力する。

遅延回路５はタイミング回路４からのタイミング信号Ｔ
２を入力し、このタイミング信号Ｔ２を所定時間遅延し
てマルチプレクサ６に出力する。

マルチプレクサ６ではエラー検出回路２からのメモリエ
ラー信号を選択端子Ｓから入力し、遅延回路５からの遅
延信号を入力端子Ａから入力し、タイミング回路３から
のタイミング信号Ｔ３を入力端子Ｂから入力する。また
、マルチプレクサ６ではエラー検出回路２からのメモリ
エラー信号により遅延回路５からの遅延信号とタイミン
グ回路３からのタイミング信号Ｔ３とのうち一方を選択
し、その選択された信号を出力端子Ｏからドライバ４に
出力する。

第２図および°第３図は本発明の一実施例の動作を示す
タイミングチャートである。第２図はメモリ１から読出
された読出しデータにエラーが検出されなかったときの
タイミングチャートであり、第３図はメモリ１から読出
された読出しデータにエラーが検出されたときのタイミ
ングチャートである。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

メモリ１からデータを読出す場合には、タイミング回路
３からメモリ１に対してタイミング信号Ｔ１が出力され
る。メモリ１ではこのタイミング信号Ｔ１によりデータ
の読出し動作が実行され、一定時間Ｔ　ＡＣＣ後に読出
しデータが確定する（第２図および第３図参照）。

エラー検出回路２はメモリ１で確定したデータとそのデ
ータ内に含まれるチエツク用データとからその読出しデ
ータのエラーの有無を検出し、エラーがない場合には°
“０″′を、エラーがある場合には“１′″をタイミン
グ回路３からのタイミング信号Ｔ２によりラッチする（
第２図および第３図参照）。

このとき、タイミング回路３からのタイミング信号Ｔ２
は遅延回！１１８５で遅延され、遅延信号としてマルチ
プレクサ６に出力される。この遅延回路５における遅延
時間Ｔｄはエラー検出回路２でエラーがラッチされる時
間に等しいか、あるいはその時間よりも少し長くなって
いる。

エラー検出回路２で読出しデータにエラーが検出されな
かった場合には、エラー検出回路２がらの出力信号はこ
のメモリアクセスが行われている間゛０゛であり、マル
チプレクサ６には入力端子Ｓからメモリエラー信号とし
て゛０パが入力される。

マルチプレクサ６はメモリエラー信号として”′０′°
を入力すると、入力端子Ａから入力された遅延回路５か
らの遅延信号を出力端子０から出力信号としてドライバ
４に出力する。

ドライバ４ではマルチプレクサ６がらの出力信刊が入力
されると、読出しデータをザンプリングするタイミング
をメモリデータの要求者に対して通知するなめにストロ
ーブ信号が出力される（第２図参照）。

すなわち、ドライバ４はタイミング回路３がら出力され
たタイミング信号Ｔ２が遅延回路５で遅延された遅延時
間Ｔｄだけ、タイミング信号′「２よりも遅れてストロ
ーブ信号を出力する。しがしながら、このストローブ信
号はタイミング回ｌｉ！８３から出力されるタイミング
信号Ｔ３よりも速いタイミングで出力されることになる
。

また、エラー検出回路２で読出しデータにエラーが検出
された場合には、エラー検出回路２からの出力信号はタ
イミング回路３からのタイミング信号Ｔ２の入力タイミ
ングで°“０″から“１”に変化し、マルチプレクサ６
には入力端子Ｓがらメモリエラー信号として“１′°が
入力される。

マルチプレクサ６はメモリエラー信号として”１″を入
力すると、入力端子Ｂがら入力されたタイミング回路３
からのタイミング信号Ｔ３を出力端子０から出力信号と
してドライバ４に出力するため、このメモリエラー信号
の入力直後に入力端子Ａから入力される遅延回ｒｌ！１
５がらの遅延信号か無効となり、マルチプレクサ６がら
の出力信号はこの遅延信号よりも遅れて入力されるタイ
ミング信号Ｔ３となる。

ドライバ４はマルチプレクサ６からの出力信号が入力さ
れると、すなわちタイミング信号Ｔ３の入力タイミング
によりストローブ信号を出力する（第３図参照）。

このように、メモリ１がら読出された読出しデータにエ
ラー検出回路２でエラーが検出されないとき、ドライバ
４がらのストローブ信号をエラー検出回路２におけるメ
モリエラーのラッチタイミングとほぼ同時に出力するよ
うにすることによって、メモリアクセスタイムを短縮さ
せることができる。

メモリ１においてエラーが発生する確率は・蔭めて小さ
く、メモリサイクルにおいてはほとんどエラーの発生は
ない、また、−数的にＣＰＵの処理動作によるメモリア
クセスの頻度は極めて高いため、各メモリサイクルにお
けるメモリアクセスタイムの短縮は全体の処理動作に及
ぼす影響は大であり、これにより全体のスループットが
向上する。

発明の詳細 な説明したように本発明によれば、メモリから続出され
た読出しデータとともに送出されるストローブ信号の送
出タイミングを、読出しデータにおけるエラーの有無の
検出結果に応じて可変とするようにすることによって、
メモリアクセスタイムを短縮させることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図および第３図は本発明の一実施例の動作を示すタイ
ミングチャー１へ、第４図は従来例の構成を示すブロッ
ク図、第５図は従来例の動作を示すタイミングチャート
である。 主要部分の符号の説明 １・・・・・・メモリ ２・・・・・・エラー検出回路 ３・・・・・・タイミング回路 ４・・・・・・ドライバ ５・・・・・・遅延回路 ６・・・・・・マルチプレクサ

Claims (1)

【特許請求の範囲】
1. （１）メモリから読出された読出しデータをストローブ
   信号とともに送出する送出手段と、前記読出しデータに
   おけるエラーの有無を検出するエラー検出手段とを有す
   るメモリ制御回路であつて、前記エラー検出手段の検出
   結果に応じて前記送出手段における前記ストローブ信号
   の送出タイミングを可変するタイミング可変手段を設け
   たことを特徴とするメモリ制御回路。