JPH01304557A - メモリボード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリボードに係り、特にメモリテスト機能を
効率よく行なうに好適なメモリボードに関する。

〔従来の技術〕

従来、マイクロプロセッサシステム等におけるメモリボ
ードは、電源ＯＮ後にメモリ全てについて、データの書
込み／読出しを行ない、そのデータの比較を行なうこと
により正常動作を確認していた。

しかし、メモリ容量の増大忙伴い、メモリチェックに要
する時間をいかに短縮するかが、システム運用上要請さ
れている。そこで、メモリテスト機能を改善したものと
して、例えば特開昭６１−８２２４６号が知られている
。これは、システム内にメモリテストのスキップを指示
するフラグを付加し、スイッチ等によりユーザがその指
示データを設定し、更にシステム内に付加された処理プ
ログラムにより、メモリテスト期間中、上記フラグを常
時スキャンしてメモリテストスキップ指示の有無を調べ
、有意となったときそのメモリテストを中断し、工Ｐ　
Ｌ　（Ｉｎｉｔｉａｌ　Ｐｒｏｇｒａｍ　Ｌｏａｄ　）
へ処理を移行するようにしたものである。

Ｃ発明が解決しようとする課題〕 上記した従来技術では、メモ９ボードにおける全メモリ
のチェックを実施するか否かがユーザに委ねられる結果
、信頼性の確保という点からは課題を残すものである。

しかも、大容量のメモリボードを複数枚使用するような
システムへの適用について、何ら配慮されていなかった
。

本発明の目的は、複数枚のメモリボードを使用するシス
テムおいても、メモリテスト時間が長時間化しないメモ
リボードを提供することＫある。

〔課題が解決するための手段〕

上記した目的を達成するため、本発明においては複数枚
のメモリボードの各々に全メモリをテストするためのチ
ェック回路を投げるとともに、そのチェック回路を動作
させるためのテストモード信号線およびテストモード信
号線をそれぞれ各メモリボードに入力するようにしてい
る。

〔作用〕

ＣＰＵはメモリボードのメモリテストを行なうとき、ま
ずテストモード信号線をＯＮＫする。各メモ９ボードは
テストモード信号線がＯＮになると、ＣＰＵからのメモ
リアクセスはメモリテストの際のコマンドとして扱う。

ＣＰＵからメモリテスト開始のコマンドが発行されると
、チェック回路に起動がかかり、テスト中を表わすフラ
グをチェック回路内のステータスレジスタにセクトし、
メモリテストを開始する。メモリボード内の全メモリの
チェックが終了すると、テスト中を表わすフラグを下げ
る。テスト中にエラーがあると、ステータスレジスタの
エラーフラグをセットする。

ＣＰＵは、各メモリボードに対し、順次メモリテスト開
始のコマンドを発行した後、各メモリボードのステータ
スレジスタを監視し、テスト中のフラグが下がった時点
で、尚該メモリボードの良否が判定できる。し九がって
、複数のメモ９ボード九ついてメモ９チェックを連列処
理することができる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第１図は本発明の一実施に係るメモリボードを示してい
る。第１図において、メモ９ボードユ上にはメモリ素子
１２が配設されており、このメモリ素子１２の各信号線
はバッファ１３を介して外部に接続するよう釦なってい
る。さら忙、メモリ素子１２ｔ−チェックするためのメ
モリチェック回路１１が出力用バッファ１４を介して各
信号線と略兼列に接続している。このメモリボード１は
、第２図に示すようにＣＰＵ２からメモリコントローラ
５を介してアクセスされる。

通常のメモリアクセス時は、テストモード信号ＴＥ８Ｔ
ＭＤはＯＦＦであり、ＣＰＵ２は）−ｅ：リボ−ド１内
の複数のメモリ素子１２をバッファ１ｓｔ介してアクセ
スできる。メモ９テストを行なうときＫは、ＣＰＵ２は
メモリコントローラ３に対しコマンドを発行して、テス
トモード信号ＴＥ、ＳＴＭＤをＯＮＫする。テストモー
ド信号ＴＥＳＴＭＩ）がＯＮになると、メモリポート−
のバッファ１６の出力はハイインピーダンス状態となり
、代りにメモ９チ工ツク回路１１の出力用バッファ１４
がイネーブルとなって、メモリポート−はテストモード
となる。テストモードとなったメモリポート−に対しＣ
ＰＵ２がメモリライト動作を行なうと、メモリチェック
回路１１に起動がかかり、メモ９ボードエ内のメモリ素
子１２のリードアフターライトチェックを開始する。

メモ９チ工クク回ｗｒ１１の詳細を示したのが第３図で
ある。このメモ９チ工ツク回路１１には、メモ９テスト
中及び異常終了を表わすステータスレジスタ１１７を設
けている。ＣＰＵ２は、テストモードとなっているメモ
９ボードＩＫ対しメモ９ボードを行なうことにより、ス
テータスレジスタ１１７の内容を読出すことができる。

第３図において、テストモード信号ＴｉＴＭＤがＯＮの
ときＣＰＵ２がメモ９ボード１へのデータ書込み動作を
行なうと、メモリボードの選択のための信号線であるロ
ウアドレスストローブ信号几Ａｓと、カラムアドレスス
トローブ信号ＣＡＳと、ライトイネーブル信号ＷＥがＯ
Ｎとなる。このときデコード回＄１１１は、ステータス
レジスタ１１７のテスト中フラグを立て、タイミング回
路１１２に起動をかけ、メモ９素子１２へのアクセスを
始める。。

メモリアドレスカウンタ１１３は、タイミング回路１１
２がメモリ素子１２へのアクセス動作を行なう度に１そ
のカクンター値を０から＋１ずつインクリメントしてい
きメモリ素子１２へ出力する。メモリ素子１２の全アド
レス空間をアクセスした後、キャリー信号をモードカウ
ンタ１１４へ送り、カウンタ値は再び０になる。モード
カウンタ１１４は、メモリテスト開始時はカウンタ値は
０でメモリ素子１２ヘライトイネーブル信号ＭＷＥをＯ
Ｎにしている。

アドレスカウンタ１１３から最初のキャリー信号が到達
すると、カウンタ値を１にし、メモリ素子１２へのライ
トイネーブル信号ＭＷＥ　ｔ−０ＦＦにする。

このように、メモリ素子１２の全アドレス空間へデータ
書込みした後、全アドレス空間のリードえ移行する。再
び、アドレスカウンタ１１３からキャリー信号が到達す
ると、モードカウンタ１１４はカウンタ値を２にし、ラ
イトイネーブル信号ＭＷＥをＯＮＫする。同様釦してカ
ウンタ値が３になると、ライトイネーブル信号ＭＷＥが
ＯＦＦになる。更忙、カウンタ値が４になるとライトイ
ネーブル信号凰雇はＯＮとなり、カウンタ値が５になる
と、タイミング回路１１２を停止させ、ステータスレジ
スタ１１７のテスト中フラグを９セツトする。

メモリテスト中のメモリ素子１２へのテストデータは、
データレジスタ１１５から出力される。データレジスタ
１１５の値はモードカウンタ１１４の値が０または１の
ときはアドレスカウンタ１１３の出力と同じであり、モ
ードカウンタ１１４の値が２または３のときはアドレス
カウンタ１１３の出方を反転した値となる。モードヵク
ン１１４の値が４になると、データレジスタ１１５はリ
セツトされデータ出力はＯとなり、メモ９素子１２は０
にクシアされる。

データコンベア回路１１６は、モードカウンタ１１４の
値が１および３のメモリリード動作時に１データレジス
タ１１５の値とメモリ素子１２から読出した値とを比較
し、不一致のときはステータスレジスタ１１７にエラー
フラグをセットする。この際、エラーアドレスレジスタ
１２０にそのときのアドレスカウンタ１１３の値をセク
トし、コレクトデータアドレスレジスタ１１９にはデー
タレジスタ１１５の値をセクトし、エラーデータレジス
タ１１８にはメモリ素子１２からリードした値をセクト
する。

ＣＰＵ　２はメモリボードＬがテストモードのときメモ
リリード動作を行なうことにより、メモリボート−のス
テータスレジスタ１１７　ヤエラーデータレジスタ１１
８、コレクトデータレジスタ１１９、エラーアドレスレ
ジスタ１２０を９−ドすることができるよう、デコード
回路１１１が働（。ＣＰＵ２は、ステータスレジスタ１
１７のテスト中フラグを見ることによりメモリテストの
終了を知ることができ、同じくステータスレジスタ１１
７のエラーフラグを見ることにより、エラーの有無を判
断することができる。また、エラーフラグがセクトされ
ているときには、エラーアドレスレジスタ１２０を見る
ことにより、エラーの発生したメモリアドレスを知るこ
とができる。更虻、コレクトデータレジスタ１１９とエ
ラーデータレジスタ１１８を見ることにより、どのピッ
トにエラーがあるかを知ることができる。

ＣＰＵ２は、第２図忙示されるようにメモリボードとを
複数枚実装する装置において、メモリコントローラ３に
対しテストモード信号ＴＢ　Ｓ　ＴＭＤをＯＮにするコ
マンドを発行した後、各メモリボード上のメモリチェッ
ク回路１１にメモリテストの起動を次々にかげていく。

これにより、各メモリボートとがほぼ同時に並行してメ
モ９テストを実行することになり、ＣＰＵ２が各メモリ
ボード二のメモリ素子１２に直接アクセスしてメモ９７
′″ストを行なうのに比ベメモ９テスト時間が大福に短
縮される。

〔発明の効果〕

本発明によれば、複数枚のメモリボードの各々に全メモ
リをテストするためのチェック回路を設け、そのチェッ
ク回路はＣＰＵから起動させるようにしているので、各
メモリボードのメモリテストをほぼ並行して行なうこと
ができ、大容量のメモリシステムであっても短時間で信
頼性の高いメそりテストが実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るメモリボードの概略構
成を示す構成図、第２図は本発明に係るメモリボードと
ＣＰＵとの接続関係を示す説明図、第３図はメモリボー
ド内に設けるメモ９チ工ツク回路の詳細を示す回路図で
ある。 ±・・・メモリボード、２・・・ＣＰＵ、３・・・メモ
リコントローラ、１１・・・メモリチェック回路、１２
・・・メモリ素子、１１１・・・デコード回路、１１２
・・・タイミング回路、１１３・・・アドレスカウンタ
、１１４・・・モードカウンタ、１１５・・・データレ
ジスタ、１１６・・・データコンペア回路、１１７・・
・ステータスレジスタ、１１８・・・エラーデータレジ
スタ、１１９・・・コレクトデータレジスタ、１２０・
・・エラーアドレスレジスタ。 躬　１　図

Claims (1)

1. 【特許請求の範囲】 １、基板上に、データ線およびアドレス線が配線された
   複数のメモリ素子と、これらメモリ素子をチェックする
   ためのメモリテスト手段を配設するとともに、外部から
   ボードを選択するための選択信号と、前記メモリテスト
   手段を起動させるための制御信号と、前記メモリ素子へ
   の書込みを許可するための書込許可信号をそれぞれ入力
   し、メモリテストについての情報を外部に出力するよう
   に構成したことを特徴とするメモリボード。 ２、メモリテスト手段は、各メモリ素子のエラーについ
   て把握するためにエラーデータレジスタとエラーアドレ
   スレジスタをそれぞれ備えていることを特徴とする請求
   項１記載のメモリボード。