JPH0477945B2 - - Google Patents
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- JPH0477945B2 JPH0477945B2 JP60111465A JP11146585A JPH0477945B2 JP H0477945 B2 JPH0477945 B2 JP H0477945B2 JP 60111465 A JP60111465 A JP 60111465A JP 11146585 A JP11146585 A JP 11146585A JP H0477945 B2 JPH0477945 B2 JP H0477945B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- vector
- register
- timing
- timings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Complex Calculations (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
バンク構成のベクトル・レジスタを使用するベ
クトル処理装置において、実行中にベクトル命令
が使用しないバンクがあるとき、他のベクトル命
令で使用可能にして、ベクトル命令実行の多重化
を促進する。
クトル処理装置において、実行中にベクトル命令
が使用しないバンクがあるとき、他のベクトル命
令で使用可能にして、ベクトル命令実行の多重化
を促進する。
本発明は、ベクトル処理装置におけるベクトル
命令の実行制御方式に関するものであり、特にイ
ンタリーブされたバンク構成のベクトル・レジス
タを使用するベクトル処理装置において、ベクト
ル命令の並行処理を行うための実行制御方式に関
する。
命令の実行制御方式に関するものであり、特にイ
ンタリーブされたバンク構成のベクトル・レジス
タを使用するベクトル処理装置において、ベクト
ル命令の並行処理を行うための実行制御方式に関
する。
はじめに、本発明が対象としている従来のベク
トル処理装置の基本的の構成例を、第４図を用い
て説明する。
トル処理装置の基本的の構成例を、第４図を用い
て説明する。
図において、４１はベクトル・レジスタVR、
４２はマスク・レジスタMR、４３および４４は
ロード／ストアを行うＡパイプラインおよびＡパ
イプライン、４５は、加算用のADDパイプライ
ン、４６は乗算用MULTIパイプライン、４７は
マスク演算用のMASKパイプライン、４８は命
令管理制御部、４９は主記憶装置MSUを示す。
４２はマスク・レジスタMR、４３および４４は
ロード／ストアを行うＡパイプラインおよびＡパ
イプライン、４５は、加算用のADDパイプライ
ン、４６は乗算用MULTIパイプライン、４７は
マスク演算用のMASKパイプライン、４８は命
令管理制御部、４９は主記憶装置MSUを示す。
ベクトル・レジスタVR４１はベクトル・デー
タを保持し、８個のバンクで構成されている。各
バンクは、異なるパイプラインにより並行してア
クセスされることができる。
タを保持し、８個のバンクで構成されている。各
バンクは、異なるパイプラインにより並行してア
クセスされることができる。
マスク・レジスタMR４２は、ベクトル・デー
タをマスクするためのマスク・データを保持して
いる。
タをマスクするためのマスク・データを保持して
いる。
Ａパイプライン４３およびＢパイプライン４４
は、それぞれベクトル・レジスタVR４１あるい
はマスク・レジスタMR４２と主記憶装置MSU
４９との間で、データのロード／ストアを実行す
る。
は、それぞれベクトル・レジスタVR４１あるい
はマスク・レジスタMR４２と主記憶装置MSU
４９との間で、データのロード／ストアを実行す
る。
ADDパイプライン４５およびMURTIパイプ
ライン４６は、それぞれベクトル・レジスタVR
４１およびマスク・レジスタMR４２を使用し
て、加算あるいは乗算の演算を実行する。
ライン４６は、それぞれベクトル・レジスタVR
４１およびマスク・レジスタMR４２を使用し
て、加算あるいは乗算の演算を実行する。
MASKパイプライン４７は、マスク・レジス
タMR４２のマスク・データに対する演算を実行
する。
タMR４２のマスク・データに対する演算を実行
する。
命令管理制御部４８は、与えられたベクトル命
令に基づいて、各パイプラインを制御するあため
の命令管理ポートや、タイミング制御機構等をそ
なえている。
令に基づいて、各パイプラインを制御するあため
の命令管理ポートや、タイミング制御機構等をそ
なえている。
ところで、Ａ、Ｂ、ADD、MULTIの各パイ
プラインは、ベクトル・レジスタVR４１を共有
しているため、各バンクでアクセス競合が生じな
いように、各パイプラインにアクセス・タイミン
グを割り当てる方法がとられいる。
プラインは、ベクトル・レジスタVR４１を共有
しているため、各バンクでアクセス競合が生じな
いように、各パイプラインにアクセス・タイミン
グを割り当てる方法がとられいる。
このようなシステムでは、ベクトル命令がベク
トル・レジスタをアクセスするために、一旦ある
アクセス・タイミングを獲得すると、その命令の
実行中は、同じアクセス・タイミングを用いて処
理が行われる。
トル・レジスタをアクセスするために、一旦ある
アクセス・タイミングを獲得すると、その命令の
実行中は、同じアクセス・タイミングを用いて処
理が行われる。
次に具体例を用いて、従来のベクトル命令実行
制御方式について説明する。
制御方式について説明する。
第５図は、ベクトル命令の命令管理制御部内に
設けられている命令開始制御回路を示したもので
ある。
設けられている命令開始制御回路を示したもので
ある。
図において、５０は命令入力端子、５１は実行
要求命令を一時的に保持するＱレジスタ、５２な
いし５５はそれぞれＡ，Ｂ，Ｃ，Ｄで表される実
行命令を保持するレジスタ、５６は命令デコー
ダ、５１１ないし５５１はVALIDラツチ（有効
ラツチ）、５２２ないし５２２はVALID設定回
路、５２３ないし５３３は制御線を表す。なお、
Ａ，Ｂ，Ｃ，Ｄは、いわゆる命令管理ポートに対
応している。
要求命令を一時的に保持するＱレジスタ、５２な
いし５５はそれぞれＡ，Ｂ，Ｃ，Ｄで表される実
行命令を保持するレジスタ、５６は命令デコー
ダ、５１１ないし５５１はVALIDラツチ（有効
ラツチ）、５２２ないし５２２はVALID設定回
路、５２３ないし５３３は制御線を表す。なお、
Ａ，Ｂ，Ｃ，Ｄは、いわゆる命令管理ポートに対
応している。
なお、ベクトル・レジスタ（以後VRと略称す
る）は、８個のバンクと８個のタイミングをもつ
ているものとする。
る）は、８個のバンクと８個のタイミングをもつ
ているものとする。
ベクトル命令は、命令入力端子５０より入力さ
れ、Ｑレジスタ５１に設定される。このとき同時
にVALIDラツチ５１１がONにされる。この入
力されたベクトル命令は、実行開始できるまで、
Ｑレジスタ５１に保持され、WAIT状態に置か
れる。
れ、Ｑレジスタ５１に設定される。このとき同時
にVALIDラツチ５１１がONにされる。この入
力されたベクトル命令は、実行開始できるまで、
Ｑレジスタ５１に保持され、WAIT状態に置か
れる。
Ａ，Ｂ，Ｃ，Ｄの各レジスタ５２ないし５５に
保持される命令は、それぞれVALIDラツチ５２
１ないし５５１によつて有効／無効を管理され
る。各レジスタは、例えば命令ごとにLoad命令
はＡレジスタ５２、Store命令はＢレジスタ５３、
演算命令はＣレジスタ５４およびＤレジスタ５５
というように、予め設定する命令が決められてい
る。
保持される命令は、それぞれVALIDラツチ５２
１ないし５５１によつて有効／無効を管理され
る。各レジスタは、例えば命令ごとにLoad命令
はＡレジスタ５２、Store命令はＢレジスタ５３、
演算命令はＣレジスタ５４およびＤレジスタ５５
というように、予め設定する命令が決められてい
る。
さらにＡ，Ｂ，Ｃ，Ｄの各レジスタは、VRを
アクセスするタイミングが予め決められている。
アクセスするタイミングが予め決められている。
第６図は、各ベクトル命令、すなわちＡ，Ｂ，
Ｃ，Ｄの各レジスタのアクセス・タイミングの定
義したタイミング・テーブルの１例を示す。アク
セス・タイミングは８個のタイミングT0ないし
T7の該当する位置に○印を付して示されている。
たとえば、ＡレジスタはT0に対応づけられてい
る。
Ｃ，Ｄの各レジスタのアクセス・タイミングの定
義したタイミング・テーブルの１例を示す。アク
セス・タイミングは８個のタイミングT0ないし
T7の該当する位置に○印を付して示されている。
たとえば、ＡレジスタはT0に対応づけられてい
る。
これにより各命令ごとに別々のタイミングが割
り当てられ、並行処理が可能となる。
り当てられ、並行処理が可能となる。
命令デコーダ５６は、例えば、Ｑレジスタ５１
にLoad命令が入つていると、制御線５２３のみ
をONにする。このときＡレジスタ５２の
VALIDラツチ５２１がONであれば、現在、先
行命令がT0を使つて処理をしているので、Ｑレ
ジスタ５１のLoad命令はWAIT（持ち）になる。
にLoad命令が入つていると、制御線５２３のみ
をONにする。このときＡレジスタ５２の
VALIDラツチ５２１がONであれば、現在、先
行命令がT0を使つて処理をしているので、Ｑレ
ジスタ５１のLoad命令はWAIT（持ち）になる。
VALIDラツチ５２１がOFFになると、
VALID設定回路５２２の出力がONになり、Ｑ
レジスタ５１からＡレジスタ５２命令が転送され
る。また同時に、VALIDラツチもVALID設定回
路５２２によりONに設定され、新しい命令が実
行さる。
VALID設定回路５２２の出力がONになり、Ｑ
レジスタ５１からＡレジスタ５２命令が転送され
る。また同時に、VALIDラツチもVALID設定回
路５２２によりONに設定され、新しい命令が実
行さる。
他のＢ，Ｃ，Ｄの各レジスタについても同様な
制御が行われるので、第５図の回路では、並行し
て４個の命令を実行することができる。
制御が行われるので、第５図の回路では、並行し
て４個の命令を実行することができる。
従来の命令実行制御方式では、アクセス・タイ
ミングを定義するテーブルにより、各命令がVR
のアクセスできるタイミングが固定されており、
そのため並行処理できる命令の最大個数もそれに
より制限されていた（第５図および第６図の例で
は最大４個）。
ミングを定義するテーブルにより、各命令がVR
のアクセスできるタイミングが固定されており、
そのため並行処理できる命令の最大個数もそれに
より制限されていた（第５図および第６図の例で
は最大４個）。
ところで、ベクトル演算命令には、ベクトル・
スカラ加算命令のように、１個の汎用レジスタと
２個のVRしか使用しない命令がある。しかし、
このような命令についても、通常のベクトル演算
命令と共通の３個のタイミングが割り当てられる
ため、１個のタイミングが無駄になるという問題
があつた。
スカラ加算命令のように、１個の汎用レジスタと
２個のVRしか使用しない命令がある。しかし、
このような命令についても、通常のベクトル演算
命令と共通の３個のタイミングが割り当てられる
ため、１個のタイミングが無駄になるという問題
があつた。
本発明は、実行中のベクトル演算命令の空きタ
イミングを利用して他の命令の実行を可能にする
ものである。
イミングを利用して他の命令の実行を可能にする
ものである。
そのため、実行するベクトル演算命令が空きタ
イミングを有するものか否かを識別し、空きタイ
ミングを有するベクトル演算命令を識別したと
き、通常のベクトル演算命令に割り当てられてい
る３個のアクセス・タイミング中の１個のタイミ
ングを、さらに他のベクトル命令に割り当て可能
にし、並行処理できる命令の個数を増やせるよう
にする。
イミングを有するものか否かを識別し、空きタイ
ミングを有するベクトル演算命令を識別したと
き、通常のベクトル演算命令に割り当てられてい
る３個のアクセス・タイミング中の１個のタイミ
ングを、さらに他のベクトル命令に割り当て可能
にし、並行処理できる命令の個数を増やせるよう
にする。
第１図は、本発明の原理を示す命令開始制御回
路の概略構成を示す。
路の概略構成を示す。
図において、１０は命令入力端子、１１は実行
要求命令を一時的に保持するＱレジスタ、１２な
いし１６は実行命令を保持するＡないしＥレジス
タ、１７は命令デコーダ、１８は空きタイミング
命令検出回路を表す。
要求命令を一時的に保持するＱレジスタ、１２な
いし１６は実行命令を保持するＡないしＥレジス
タ、１７は命令デコーダ、１８は空きタイミング
命令検出回路を表す。
実行を要求されるベクトル命令は、命令入力端
子１０から入力されてＱレジスタ１１へ設定さ
れ、命令デコーダ１７により命令の種別が識別さ
れる。
子１０から入力されてＱレジスタ１１へ設定さ
れ、命令デコーダ１７により命令の種別が識別さ
れる。
実行命令保持用のＡないしＥレジスタ１２ない
し１６には、それぞれベクトル・レジスタに対す
る特定のアクセス・タイミングが対応づけられて
いる。実行要求命令保持用のＱレジスタ１１に設
定された入力ベクトル命令は、命令デコーダ１７
により、その種別に応じて、ＡないしＱレジスタ
１２ないし１６の１つに設定される。ただし、設
定しようとする相手のレジスタが空きであること
が必要である。
し１６には、それぞれベクトル・レジスタに対す
る特定のアクセス・タイミングが対応づけられて
いる。実行要求命令保持用のＱレジスタ１１に設
定された入力ベクトル命令は、命令デコーダ１７
により、その種別に応じて、ＡないしＱレジスタ
１２ないし１６の１つに設定される。ただし、設
定しようとする相手のレジスタが空きであること
が必要である。
特にＥレジスタ１６は、Ｄレジスタ１５が空き
タイミングを有する命令を保持しているときに使
用可能となる。
タイミングを有する命令を保持しているときに使
用可能となる。
すなわち、Ｄレジスタ１５に空きタイミングを
有する命令が設定され、実行されているとき、空
きタイミング命令検出回路１８はこれを検出し、
次にその空きタイミングを使用して実行できる命
令が入力されたとき、これをＥレジスタ１６に設
定できるようにする。
有する命令が設定され、実行されているとき、空
きタイミング命令検出回路１８はこれを検出し、
次にその空きタイミングを使用して実行できる命
令が入力されたとき、これをＥレジスタ１６に設
定できるようにする。
これにより、ＡないしＥレジスタ１２ないし１
６の全てに命令が満たられるまで、入力される順
次の命令を並行処理化することができる。
６の全てに命令が満たられるまで、入力される順
次の命令を並行処理化することができる。
たとえばベクトル・データに一定数を加算する
ベクトル・スカラ加算命令や、ベクトル長をそれ
ぞれ拡張あるいは圧縮するベクトル・エキスパン
ド命令あるいはベクトル・コンプレス命令などの
ベクトル演算命令は、ベクトル・レジスタを２個
しか使用しないため、１個のタイミングが空きと
なる。
ベクトル・スカラ加算命令や、ベクトル長をそれ
ぞれ拡張あるいは圧縮するベクトル・エキスパン
ド命令あるいはベクトル・コンプレス命令などの
ベクトル演算命令は、ベクトル・レジスタを２個
しか使用しないため、１個のタイミングが空きと
なる。
ここでLoad命令やStore命令などの１個のタイ
ミングしか使用できないベクトル命令が入力され
たとき、予めその命令のために固定的に指定され
ている実行命令保持用のレジスタ（たとえば１
２）が空きでなかつた場合には、第１図の空いタ
イミング命令検出回路１８がＤレジスタ１５を調
べ、その中に上記したような１個の空きタイミン
グを有するベクトル命令が保持されていれば、入
力された１個のタイミングしか使用しないベクト
ル命令をＥレジスタ１６に設定させる。
ミングしか使用できないベクトル命令が入力され
たとき、予めその命令のために固定的に指定され
ている実行命令保持用のレジスタ（たとえば１
２）が空きでなかつた場合には、第１図の空いタ
イミング命令検出回路１８がＤレジスタ１５を調
べ、その中に上記したような１個の空きタイミン
グを有するベクトル命令が保持されていれば、入
力された１個のタイミングしか使用しないベクト
ル命令をＥレジスタ１６に設定させる。
Ｅレジスタ１６に設定されたベクトル命令、た
とえばLoad命令は、Ｄレジスタ１５のベクトル
命令、たとえばベクトル・スカラ加算命令の１個
の空きタイミングを割り当てられ、並行してベク
トル・レジスタにアクセス可能にされる。
とえばLoad命令は、Ｄレジスタ１５のベクトル
命令、たとえばベクトル・スカラ加算命令の１個
の空きタイミングを割り当てられ、並行してベク
トル・レジスタにアクセス可能にされる。
第２図は、本発明の１実施例における命令開始
制御回路の要部構成図、また第３図はアクセス・
タイミングを定義したタイミング・テーブルであ
る。
制御回路の要部構成図、また第３図はアクセス・
タイミングを定義したタイミング・テーブルであ
る。
図において、２０は命令入力端子、２１は入力
された実行要求命令を一旦保持するＱで表される
レジスタ、２２ないし２６は実行中の命令を保持
するＡ，Ｂ，Ｃ，Ｄ，Ｅで表わされるレジスタ、
２７は命令レコーダ、２８は空きタイミング命令
検出回路、２１１，２２１，２３１，２４１，２
５１，２６１はそれぞれVALIDラツチ、２２２，
２３２，２４２，２５２はそれぞれVALID設定
回路、２５４は空きタイミング命令ラツチ２２
３，２３３，２４３，２５３，２６３，２６４，
２６５はそれぞれ制御線を表す。
された実行要求命令を一旦保持するＱで表される
レジスタ、２２ないし２６は実行中の命令を保持
するＡ，Ｂ，Ｃ，Ｄ，Ｅで表わされるレジスタ、
２７は命令レコーダ、２８は空きタイミング命令
検出回路、２１１，２２１，２３１，２４１，２
５１，２６１はそれぞれVALIDラツチ、２２２，
２３２，２４２，２５２はそれぞれVALID設定
回路、２５４は空きタイミング命令ラツチ２２
３，２３３，２４３，２５３，２６３，２６４，
２６５はそれぞれ制御線を表す。
なお、第２図の実施例回路は、第５図に示され
ている従来例回路を改良したものであるが、基本
的な動作機能は両回路において共通であるため、
第２図において本発明に特に関連しない部分につ
いての説明は、省略される。
ている従来例回路を改良したものであるが、基本
的な動作機能は両回路において共通であるため、
第２図において本発明に特に関連しない部分につ
いての説明は、省略される。
第３図はＡ、Ｂ、Ｃ、Ｄ、Ｅの各レジスタに設
定される命令に対応するアクセス・タイミングの
１例を示している。
定される命令に対応するアクセス・タイミングの
１例を示している。
本実施例では、Ｄレジスタ２５に設定された命
令が３個のタイミングT5、T6、T7のうち、T6を
使用しない場合に、Ｅレジスタ２６に設定される
命令により利用可能にされている。またＥレジス
タ２６に設定された命令によりタイミングT6が
使用中であるときには、T5、T6、T7の３個のタ
イミングを使用する命令をＤレジスタ２５に設定
することができない。
令が３個のタイミングT5、T6、T7のうち、T6を
使用しない場合に、Ｅレジスタ２６に設定される
命令により利用可能にされている。またＥレジス
タ２６に設定された命令によりタイミングT6が
使用中であるときには、T5、T6、T7の３個のタ
イミングを使用する命令をＤレジスタ２５に設定
することができない。
命令入力端子２０に順次力されるベクトル命令
は、まずＱレジスタ２１に設定され、命令デコー
ダ２７により命令種別を識別されて、対応する命
令実行レジスタ２２ないし２６の１つを選択する
ため、制御線２２３，２３３，２４３，２５３，
２６３の１つがONにされる。
は、まずＱレジスタ２１に設定され、命令デコー
ダ２７により命令種別を識別されて、対応する命
令実行レジスタ２２ないし２６の１つを選択する
ため、制御線２２３，２３３，２４３，２５３，
２６３の１つがONにされる。
制御線２５３がONとなつたとき、VALID設
定回路２５２は、ＤレジスタのVALIDラツチ２
５１およびＥレジスタのVALIDラツチ２６１が
ともにOFF（無効）であること、すなわち両レジ
スタが空きであることを条件として、VALIDラ
ツチ２５１をON（有効）に設定する。
定回路２５２は、ＤレジスタのVALIDラツチ２
５１およびＥレジスタのVALIDラツチ２６１が
ともにOFF（無効）であること、すなわち両レジ
スタが空きであることを条件として、VALIDラ
ツチ２５１をON（有効）に設定する。
命令デコーダ２７は、制御線２５３をONにす
る命令を識別する際、同時にその命令が１個の空
きタイミングT6を有するベクトル演算命令であ
るか否かを識別し、そのような命令（たとえばベ
クトル・スカラ加算命令）である場合、制御線２
５５をONにする。これにより、VALIDラツチ
２５１がONに設定されるとき、空きタイミング
命令ラツチ２５４もONに設定される。
る命令を識別する際、同時にその命令が１個の空
きタイミングT6を有するベクトル演算命令であ
るか否かを識別し、そのような命令（たとえばベ
クトル・スカラ加算命令）である場合、制御線２
５５をONにする。これにより、VALIDラツチ
２５１がONに設定されるとき、空きタイミング
命令ラツチ２５４もONに設定される。
ここで、このＤレジスタ２５に空きタイミング
T6を有する命令が設定されて、VALIDラツチ２
５１がON、そして空きタイミング命令ラツチ２
５４がONに設定され、さらにＡレジスタ２２の
VALIDラツチ２２１がONに設定されている状
態で、Ｑレジスタ２１にLoad命令が入力された
場合を考える。
T6を有する命令が設定されて、VALIDラツチ２
５１がON、そして空きタイミング命令ラツチ２
５４がONに設定され、さらにＡレジスタ２２の
VALIDラツチ２２１がONに設定されている状
態で、Ｑレジスタ２１にLoad命令が入力された
場合を考える。
この状態では、制御線２６３、２６４、２６５
がON、そしてＥレジスタ２６のVALIDラツチ
２６１がOFFであるとき、空きタイミング命令
検出回路２８の出力はONとなり、VALIDラツ
チ２６１はONに設定される。すなわち、Ｅレジ
スタ２６には、Ｑレジスタ２１のLoad命令が設
定され、実行される。
がON、そしてＥレジスタ２６のVALIDラツチ
２６１がOFFであるとき、空きタイミング命令
検出回路２８の出力はONとなり、VALIDラツ
チ２６１はONに設定される。すなわち、Ｅレジ
スタ２６には、Ｑレジスタ２１のLoad命令が設
定され、実行される。
なお、上述した実施例では、Ｄレジスタに空き
タイミングをもつ命令が設定された場合につい
て、Ｅレジスタ空きタイミングを利用する命令を
設定できるものとしたが、Ｂレジスタについても
同様な構成をとらせることができ、任意に拡張す
ることができる。
タイミングをもつ命令が設定された場合につい
て、Ｅレジスタ空きタイミングを利用する命令を
設定できるものとしたが、Ｂレジスタについても
同様な構成をとらせることができ、任意に拡張す
ることができる。
本発明によれば、ベクトル・レジスタのアクセ
ス・タイミングの空きが減少し、ベクトル・レジ
スタの利用効率が向上する。またベクトル命令の
並行処理率が上がるため、処理時間の短縮が可能
となる。
ス・タイミングの空きが減少し、ベクトル・レジ
スタの利用効率が向上する。またベクトル命令の
並行処理率が上がるため、処理時間の短縮が可能
となる。
第１図は本発明の原理的構成図、第２は本発明
による命令開始制御回路の１実施例構成図、第３
図は第２図の実施例で使用されるアクセス・タイ
ミングの例を示す説明図、第４図は従来のベクト
ル処理装置の基本構成図、第５図は従来の命令開
始制御回路の構成図、第６図は第５図の従来例回
路で使用されるアクセス・タイミングの例を示す
説明図である。 第１図において、１０：命令入力端子、１１：
実行要求された命令を保持するＱレジスタ、１２
〜１６：実行命令を保持するＡ〜Ｅレジスタ、１
７：命令デコーダ、１８：空きタイミング命令検
出回路。
による命令開始制御回路の１実施例構成図、第３
図は第２図の実施例で使用されるアクセス・タイ
ミングの例を示す説明図、第４図は従来のベクト
ル処理装置の基本構成図、第５図は従来の命令開
始制御回路の構成図、第６図は第５図の従来例回
路で使用されるアクセス・タイミングの例を示す
説明図である。 第１図において、１０：命令入力端子、１１：
実行要求された命令を保持するＱレジスタ、１２
〜１６：実行命令を保持するＡ〜Ｅレジスタ、１
７：命令デコーダ、１８：空きタイミング命令検
出回路。
Claims (1)
- 【特許請求の範囲】 １ インタリーブした複数のバンクで構成された
ベクトル・レジスタを備え、更に各バンクをアク
セスするための複数のタイミングを有し、 前記複数のタイミングは予め命令種別毎に各命
令に所定の態様で割り当てられており、少なくと
もひとつの命令には、複数のタイミングが割り当
てられており、 ベクトル・レジスタを使用するベクトル命令
は、前記ベクトル命令に予め割り当てられている
所定のタイミングを獲得してベクトル・レジスタ
をアクセスし、処理を実行するベクトル処理装置
において、 実行するベクトル命令にその命令種別により予
め割り当てられているタイミング数が当該ベクト
ル命令を実行するのに必要なタイミング数より多
く、当該ベクトル命令が空きタイミングを有する
ベクトル命令であることを識別する空きタイミン
グ命令検出回路１８を備え、 上記空きタイミング命令検出回路１８が空きタ
イミングを有するベクトル命令を検出したとき、
その空きタイミングを使用して他のベクトル命令
を実行可能にすることを特徴とするベクトル命令
実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146585A JPS61269774A (ja) | 1985-05-24 | 1985-05-24 | ベクトル命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146585A JPS61269774A (ja) | 1985-05-24 | 1985-05-24 | ベクトル命令実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269774A JPS61269774A (ja) | 1986-11-29 |
| JPH0477945B2 true JPH0477945B2 (ja) | 1992-12-09 |
Family
ID=14561929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11146585A Granted JPS61269774A (ja) | 1985-05-24 | 1985-05-24 | ベクトル命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269774A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058503B2 (ja) * | 1980-11-26 | 1985-12-20 | 富士通株式会社 | デ−タ処理制御方式 |
| JPS5797169A (en) * | 1980-12-06 | 1982-06-16 | Fujitsu Ltd | Vector data processing device |
| JPS5797170A (en) * | 1980-12-09 | 1982-06-16 | Fujitsu Ltd | Control system |
-
1985
- 1985-05-24 JP JP11146585A patent/JPS61269774A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61269774A (ja) | 1986-11-29 |
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