JPH01305601A - 半導体移相器 - Google Patents
半導体移相器Info
- Publication number
- JPH01305601A JPH01305601A JP13595888A JP13595888A JPH01305601A JP H01305601 A JPH01305601 A JP H01305601A JP 13595888 A JP13595888 A JP 13595888A JP 13595888 A JP13595888 A JP 13595888A JP H01305601 A JPH01305601 A JP H01305601A
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- JP
- Japan
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- switch
- 5pst
- phase shifter
- line
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波の伝搬径路を切り換えてマイク
ロ波の位相を変える半導体移相器に関するものである。
ロ波の位相を変える半導体移相器に関するものである。
マイクロ波の伝搬径路を切り換えてマイクロ波の位相を
変える半導体移相器には種々のものがあるが、ここでは
シリコン、ＧａＡｓなどの半導体基板に構成した電界効
果トランジスタ（以下Ｆ Ｅ Ｔと称す）をスイッチと
して用い、同一の半導体基板に構成したマイクロストリ
ップ線路の径路を切り換えてマイクロ波の位相を変えろ
半導体移相器を例にとって説明する。
変える半導体移相器には種々のものがあるが、ここでは
シリコン、ＧａＡｓなどの半導体基板に構成した電界効
果トランジスタ（以下Ｆ Ｅ Ｔと称す）をスイッチと
して用い、同一の半導体基板に構成したマイクロストリ
ップ線路の径路を切り換えてマイクロ波の位相を変えろ
半導体移相器を例にとって説明する。
第６図は例えば１９８１年Ｇ ａＡ ｓ Ｉ ＣＳ ｙ
ｍｐｏｓｉｕｍｐｐ３７に開示された従来の半導体移相
器の構造を示す。図において、（１）は半導体基板、（
２）は地導体、（３）はこの地導体（２）と共にマイク
ロス１−リツブ線路を構成するストリップ導体、（４）
は２個のＦＥＴからなる第１の単極単投スイッチ（以下
５ＰＤＴスイツチと称す）、（５）は同しく２個のＦＥ
Ｔからなる第２の５ＰＤＴスイツヂ、（６）はＦＥＴの
ドレイン電極、（７）はＦＥＴのデー１−電極、（８）
はＦＥＴのソース電極である。またＦＥＴのデーｌ−電
極（７）にはゲートバイアス電圧を印加するため所要の
周波数で】／４波長となる高インピーダンス線路（９）
および所要の周波数で１７２波長となる低インピーダン
ス線路（１０）からなるバイアス回路（１１）を介して
、バイアス端子（１２）からバイアス電圧が印加される
。なおＦＥＴのスイッチ動作のためには、ＦＥＴのドレ
イン電圧、ソース電圧は直流的に同電位とするためドレ
イン電極、ソース電極を通常接地して用いるが、図では
そのためのバイアス回路は省略している。
ｍｐｏｓｉｕｍｐｐ３７に開示された従来の半導体移相
器の構造を示す。図において、（１）は半導体基板、（
２）は地導体、（３）はこの地導体（２）と共にマイク
ロス１−リツブ線路を構成するストリップ導体、（４）
は２個のＦＥＴからなる第１の単極単投スイッチ（以下
５ＰＤＴスイツチと称す）、（５）は同しく２個のＦＥ
Ｔからなる第２の５ＰＤＴスイツヂ、（６）はＦＥＴの
ドレイン電極、（７）はＦＥＴのデー１−電極、（８）
はＦＥＴのソース電極である。またＦＥＴのデーｌ−電
極（７）にはゲートバイアス電圧を印加するため所要の
周波数で】／４波長となる高インピーダンス線路（９）
および所要の周波数で１７２波長となる低インピーダン
ス線路（１０）からなるバイアス回路（１１）を介して
、バイアス端子（１２）からバイアス電圧が印加される
。なおＦＥＴのスイッチ動作のためには、ＦＥＴのドレ
イン電圧、ソース電圧は直流的に同電位とするためドレ
イン電極、ソース電極を通常接地して用いるが、図では
そのためのバイアス回路は省略している。
第７図は、第６図に示した従来の半導体移相器の動作説
明のための図である。図中、（１３）はマイクロストリ
ップ線路の主線路、（１４）は電気長θの第１の分岐線
路、（１５）は電気長θ の第１の分岐線路である。今
、ドレイン電圧、ソース電圧を直流的に同電位例えばＯ
Ｖにしたとすると、ゲート電圧をＯＶとピンチオフ電圧
に切り換えることにより、ＦＥＴのドレイン電極（６）
とソース電極（８１間はマイクロ波が通過・遮断のスイ
ッチ動作をする。従って、２個のＦＥＴをドレイン電極
を共通して配置し、かつそれぞれのゲー）・バイアス電
圧を一方はＯＶ１他方はピンチオフ電圧とし、同時に互
いに他方のバイアス電圧にバイアスを切り換えるならば
５ＰＤＴスイツチが構成できろ。
明のための図である。図中、（１３）はマイクロストリ
ップ線路の主線路、（１４）は電気長θの第１の分岐線
路、（１５）は電気長θ の第１の分岐線路である。今
、ドレイン電圧、ソース電圧を直流的に同電位例えばＯ
Ｖにしたとすると、ゲート電圧をＯＶとピンチオフ電圧
に切り換えることにより、ＦＥＴのドレイン電極（６）
とソース電極（８１間はマイクロ波が通過・遮断のスイ
ッチ動作をする。従って、２個のＦＥＴをドレイン電極
を共通して配置し、かつそれぞれのゲー）・バイアス電
圧を一方はＯＶ１他方はピンチオフ電圧とし、同時に互
いに他方のバイアス電圧にバイアスを切り換えるならば
５ＰＤＴスイツチが構成できろ。
第７図において、主線路（１３）を伝搬する電波は第１
の５ＰＴＤスイツチ（４）、第１の分岐線＃１（１４）
、第２の５ＰＤＴスイツチ（５）を通過していく。
の５ＰＴＤスイツチ（４）、第１の分岐線＃１（１４）
、第２の５ＰＤＴスイツチ（５）を通過していく。
ここで、両５ＰＤＴスイッチ（４） （５）を切す換え
、電波伝搬径路を第２の分岐線路（Ｉ５）側に切り換え
ると、電波の位相は径路の電気長の差△θ（＝θ−θ
）だけ遅れろことになり移相器が構成される。
、電波伝搬径路を第２の分岐線路（Ｉ５）側に切り換え
ると、電波の位相は径路の電気長の差△θ（＝θ−θ
）だけ遅れろことになり移相器が構成される。
上記のような従来の半導体移相器は、第１、第２の分岐
線路（１４）、（１５）の長さの差で移相量が決まるた
め、ストリップ導体（３）の寸法を正確に工作すること
により精度の良い移相量特性が得られる。しかし、伝搬
径路の切り換えに必要な２個の５ＰＤＴスイツチを電波
が通過するため挿入損失が大きいという課題があった。
線路（１４）、（１５）の長さの差で移相量が決まるた
め、ストリップ導体（３）の寸法を正確に工作すること
により精度の良い移相量特性が得られる。しかし、伝搬
径路の切り換えに必要な２個の５ＰＤＴスイツチを電波
が通過するため挿入損失が大きいという課題があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、低損失な半導体移相器を得ることを目的と
する。
れたもので、低損失な半導体移相器を得ることを目的と
する。
この発明に係わる半導体移相器は３個の単極単投スイッ
チと１７２波長の長さのマイクロストップ線路および１
７４波長の長さのマイクロストップ線路とを組み合わせ
たものである。
チと１７２波長の長さのマイクロストップ線路および１
７４波長の長さのマイクロストップ線路とを組み合わせ
たものである。
この発明における半導体移相器は電波の通過するスイッ
チの数が１個であるので低損失な９０度移相器が得られ
る。
チの数が１個であるので低損失な９０度移相器が得られ
る。
以下、この発明の一実施例を図について説明する。なお
この実施例では半導体素子と線路が同一の半導体基板を
用いて構成されたモノリシック構造の場合について示し
ている。
この実施例では半導体素子と線路が同一の半導体基板を
用いて構成されたモノリシック構造の場合について示し
ている。
第１図において、ＦＥＴで構成された第コの単極単投ス
イッチ（１Ｂ） （以下５ＰＳＴスイツチと称す）のド
レイン電極（６Ｌソース電極（８）それぞれに、入出力
マイクロストリップ線路を構成するストリップ導体（３
）が接続され、かつ、上記ドレイン電極（６）にソース
’１ｍ（８１をバイアホール（図示せず）等で接地した
第２の５ＰＳＴスイツチ（１７）のドレイン電極（６）
を接続している。さらにこの第２の５ＰＳＴスイツチ（
１７）のドレイン電極（６）から概略１７４波長離れた
位置に、上記マイクロストリップ線１＠ （３）から分
岐して概略１７２波長の長さのマイクロストリップ線路
を構成するストリップ導体（３）を設けて上記第１の５
ＰＳＴスイツチ（１６）のソース電極（８）に接続し、
かつ、この概略１７２波長の長さのマイクロストリップ
線路を構成するストリップ導体（３）の概略中間位置に
、ソース電極（８）をバイアホール（図示せず）等で接
地した第２の５ＰＳＴスイツチ（１７）のドレイン電極
（６）を接続した構成である。
イッチ（１Ｂ） （以下５ＰＳＴスイツチと称す）のド
レイン電極（６Ｌソース電極（８）それぞれに、入出力
マイクロストリップ線路を構成するストリップ導体（３
）が接続され、かつ、上記ドレイン電極（６）にソース
’１ｍ（８１をバイアホール（図示せず）等で接地した
第２の５ＰＳＴスイツチ（１７）のドレイン電極（６）
を接続している。さらにこの第２の５ＰＳＴスイツチ（
１７）のドレイン電極（６）から概略１７４波長離れた
位置に、上記マイクロストリップ線１＠ （３）から分
岐して概略１７２波長の長さのマイクロストリップ線路
を構成するストリップ導体（３）を設けて上記第１の５
ＰＳＴスイツチ（１６）のソース電極（８）に接続し、
かつ、この概略１７２波長の長さのマイクロストリップ
線路を構成するストリップ導体（３）の概略中間位置に
、ソース電極（８）をバイアホール（図示せず）等で接
地した第２の５ＰＳＴスイツチ（１７）のドレイン電極
（６）を接続した構成である。
第２図は乙の発明の動作説明図である。第１の５ＰＳＴ
スイツチ（１６）の第１、第２の両電極には、入出力線
路となる主線路（１３）が接続され、さらに、上記両電
極のうち一方の電極（第１の電極）には、一方の電極を
接地した５ＰＳＴスイツチ（１７）が接続され、５ＰＳ
Ｔスイツチ（１６）の他方の電極（第２の電極）には１
７２波長の長さを有する分岐線路（１９）の一端が接続
されている。乙の分岐線１ｉ＠（１９）の他端は、５Ｐ
ＳＴＲＥツチ（１６）から１７４波長離れた位置で主線
＊（１３）に接続され、分岐線路（］９）の概略中間位
置に一方の電極を接地した５ＰＳＴスイツチ（１８）が
接続されている。
スイツチ（１６）の第１、第２の両電極には、入出力線
路となる主線路（１３）が接続され、さらに、上記両電
極のうち一方の電極（第１の電極）には、一方の電極を
接地した５ＰＳＴスイツチ（１７）が接続され、５ＰＳ
Ｔスイツチ（１６）の他方の電極（第２の電極）には１
７２波長の長さを有する分岐線路（１９）の一端が接続
されている。乙の分岐線１ｉ＠（１９）の他端は、５Ｐ
ＳＴＲＥツチ（１６）から１７４波長離れた位置で主線
＊（１３）に接続され、分岐線路（］９）の概略中間位
置に一方の電極を接地した５ＰＳＴスイツチ（１８）が
接続されている。
第２図（、）では、第１、第３３ Ｐ Ｓ Ｔ ス、（
−）チ（１６） （１８） ｉｅ構成するＦＥＴのゲー
ｌ、バイアスがＯＶに設定され、第２の５ＰＳＴスイツ
チ（１７）を構成するＦＥＴのゲートバイアスがピンチ
オフ電圧に設定された状態である。第１、第３８ＰＳＴ
スイツヂ（］６） （＋８１は導通状態となっており、
第２の５ＰＳＴスイツチ（１７）は遮断状態となってい
る。
−）チ（１６） （１８） ｉｅ構成するＦＥＴのゲー
ｌ、バイアスがＯＶに設定され、第２の５ＰＳＴスイツ
チ（１７）を構成するＦＥＴのゲートバイアスがピンチ
オフ電圧に設定された状態である。第１、第３８ＰＳＴ
スイツヂ（］６） （＋８１は導通状態となっており、
第２の５ＰＳＴスイツチ（１７）は遮断状態となってい
る。
そのため分岐線路（１９）の各端から第２の５ＰＳＴ
・スイッチ（１７）側をみたインピーダンスは高ン
ピーダンス、即ち開放状態となり、電波は分岐＃略（１
９）および第２の５ＰＳＴスイツチ（１７）の影響を受
けず第１の５ＰＳＴスイツチ（１６）を通過する。
・スイッチ（１７）側をみたインピーダンスは高ン
ピーダンス、即ち開放状態となり、電波は分岐＃略（１
９）および第２の５ＰＳＴスイツチ（１７）の影響を受
けず第１の５ＰＳＴスイツチ（１６）を通過する。
−力筒２図（ｂ）ては、第１、第３３ＰＳＴスイツチ（
１６） （１８）を構成するＦＥＴのゲーＩ・バイアス
がピンチオフ電圧に設定され、第２の５ＰＳＴスイツチ
（１７）を構成するＦＥＴのゲートバイアスが０■電圧
に設定された状態である。第１、第３３ＰＳＴスイツチ
（１６） （１８）は遮断状態となっており、第２の５
ＰＳＴスイツチ（１７）は導通となっている。
１６） （１８）を構成するＦＥＴのゲーＩ・バイアス
がピンチオフ電圧に設定され、第２の５ＰＳＴスイツチ
（１７）を構成するＦＥＴのゲートバイアスが０■電圧
に設定された状態である。第１、第３３ＰＳＴスイツチ
（１６） （１８）は遮断状態となっており、第２の５
ＰＳＴスイツチ（１７）は導通となっている。
そのため第２の５ＰＳＴスイツヂ（１７）から１７４波
長離れた分岐線路（１９）の分岐点から第１の５ｐＳＴ
スイツチ（１６）側をみたインピーダンスは高ンピーダ
ンス、即ち開放状態となる。このため主線路（１３）を
伝搬する電波は上記分岐点と第２の５ｐＳＴスイツチ（
１７）との間にある主線路（１３）の影響を受けず分岐
線路（１９）を経由して伝搬するようになる。この際に
伝搬経路長の違いにより、第２図（ａｌに示した場合に
比へて位相が９０度遅れる。
長離れた分岐線路（１９）の分岐点から第１の５ｐＳＴ
スイツチ（１６）側をみたインピーダンスは高ンピーダ
ンス、即ち開放状態となる。このため主線路（１３）を
伝搬する電波は上記分岐点と第２の５ｐＳＴスイツチ（
１７）との間にある主線路（１３）の影響を受けず分岐
線路（１９）を経由して伝搬するようになる。この際に
伝搬経路長の違いにより、第２図（ａｌに示した場合に
比へて位相が９０度遅れる。
従って、５ＰＳＴスイツチ（１６） （１７） （１ｇ
）を構成するＦＥＴのゲートバイアスをピンチオフ電圧
とＯｖとに切り換えることにより、電波の伝搬位相は９
０度変化し、９０度位相益が構成できる。
）を構成するＦＥＴのゲートバイアスをピンチオフ電圧
とＯｖとに切り換えることにより、電波の伝搬位相は９
０度変化し、９０度位相益が構成できる。
この構成による半導体移相器では、電波はＦＥＴからな
る５ＰＳＴスイツチを一個通過するのみで９０度の移相
量を得ることができ、従来の２個のスイッチを通過して
いるものに比べて挿入損失を１７２近くに低減できる。
る５ＰＳＴスイツチを一個通過するのみで９０度の移相
量を得ることができ、従来の２個のスイッチを通過して
いるものに比べて挿入損失を１７２近くに低減できる。
なお、以上の説明では５ＰＳＴスイツチ（１７） （］
８）のソース電極（８）はバイアホール（図示せず）等
接地される場合について説明したが、この発明はこれに
限らず、第３図に示す他の実施例のように、先端を開放
した概略１７４波長の長さのストリップ導体（２０）を
ソース電極（８）に接続してもよい。
８）のソース電極（８）はバイアホール（図示せず）等
接地される場合について説明したが、この発明はこれに
限らず、第３図に示す他の実施例のように、先端を開放
した概略１７４波長の長さのストリップ導体（２０）を
ソース電極（８）に接続してもよい。
また、以上の説明では所要の電気長を実現するための回
路として分布定数線路を用いた場合について説明したが
、乙の発明はこれに限らず、第４図に示す他の実施例の
ように、所要の電気長を実現するためスパイダルインダ
クタ（２１１、キャパシタ（２２）等の集中定数素子を
用いて構成してもよいさらに、以上の説明では半導体素
子と線路とが同一基板に構成されるモノリシック構造の
場合について説明したが、この発明はこれに限らず、第
５図に示す他の実施例のように、半導体素子としてＰＩ
Ｎダイオード（２３）を用い基板として誘電体基板（２
４）を用いたディスクリ−１〜な構造のマイクロ波ＩＣ
としてもよい。
路として分布定数線路を用いた場合について説明したが
、乙の発明はこれに限らず、第４図に示す他の実施例の
ように、所要の電気長を実現するためスパイダルインダ
クタ（２１１、キャパシタ（２２）等の集中定数素子を
用いて構成してもよいさらに、以上の説明では半導体素
子と線路とが同一基板に構成されるモノリシック構造の
場合について説明したが、この発明はこれに限らず、第
５図に示す他の実施例のように、半導体素子としてＰＩ
Ｎダイオード（２３）を用い基板として誘電体基板（２
４）を用いたディスクリ−１〜な構造のマイクロ波ＩＣ
としてもよい。
以上のように、この発明によれば、５ＰＳＴスイツチの
両電極に入出力線路となる主線路を接続し、この一方の
電極に、一つの電極を接地１７た５ＰＳＴスイツチを接
続し、上記主線路を接続した５ＰＳＴスイツチの他方の
電極には１７２波長の長さを有する分岐線路の一端を接
続し、かつ」皿子分岐！路の他端は上記ｌ・セトカスイ
ッチから１７４波長離れた位置で主線路に接続し、さら
に上記分岐線路の概略中間位置に一方の電極を接地した
５ＰＳＴスイツチを接続する構成とする乙とにより、電
波は５ＰＳＴスイツヂを１個通過するだけで９０度移相
器が構成でき低損失な移相器を得ることができる。
両電極に入出力線路となる主線路を接続し、この一方の
電極に、一つの電極を接地１７た５ＰＳＴスイツチを接
続し、上記主線路を接続した５ＰＳＴスイツチの他方の
電極には１７２波長の長さを有する分岐線路の一端を接
続し、かつ」皿子分岐！路の他端は上記ｌ・セトカスイ
ッチから１７４波長離れた位置で主線路に接続し、さら
に上記分岐線路の概略中間位置に一方の電極を接地した
５ＰＳＴスイツチを接続する構成とする乙とにより、電
波は５ＰＳＴスイツヂを１個通過するだけで９０度移相
器が構成でき低損失な移相器を得ることができる。
第１図はこの発明の一実施例を示す半導体移相器の構成
図、第２図は第１図に示す半導体移相器の動作説明図、
第３図はこの発明の他の実施例を示す半導体移相器の構
成図、第４図は乙の発明のまた他の実施例を示す半導体
移相器の構成図、第５図は乙の発明のさらに他の実施例
を示す半導体移相器の構成図、第６図は従来の半導体移
相器の構成図、第７図（よ第６図に示す半導体移相器の
動作説明図である。 図中符号（１）は半導体基板、（２）は地導体、（３）
はストリップ導体、（６）はＦＥＴのドレイン電極、（
７）はＦＥＴのゲート電極、（８１ＦＥＴのソース電極
、（９）は高インピーダン線路、（１０）は低インピー
ダン線路、（１１）はバイアス回路、（１２）はバイア
ス端子、（１３）は主線路、（１６）は第１の５ＰＳＴ
スイツチ、（１７）は第２のＳ Ｐ Ｓ Ｔスイッチ、
（１８）は第３の５ＰＳＴスイツチ、（１９）は分岐線
路、（２０）は１／４波長の長さのストリップ導体、（
２１）はスパイクラルインダクタ、（２２）はキャパシ
タ、（２３）はＰＩＮダイオード、（２４）は誘電体基
板である。 なお、図中、同一符号は同一、または相当部分を示す。
図、第２図は第１図に示す半導体移相器の動作説明図、
第３図はこの発明の他の実施例を示す半導体移相器の構
成図、第４図は乙の発明のまた他の実施例を示す半導体
移相器の構成図、第５図は乙の発明のさらに他の実施例
を示す半導体移相器の構成図、第６図は従来の半導体移
相器の構成図、第７図（よ第６図に示す半導体移相器の
動作説明図である。 図中符号（１）は半導体基板、（２）は地導体、（３）
はストリップ導体、（６）はＦＥＴのドレイン電極、（
７）はＦＥＴのゲート電極、（８１ＦＥＴのソース電極
、（９）は高インピーダン線路、（１０）は低インピー
ダン線路、（１１）はバイアス回路、（１２）はバイア
ス端子、（１３）は主線路、（１６）は第１の５ＰＳＴ
スイツチ、（１７）は第２のＳ Ｐ Ｓ Ｔスイッチ、
（１８）は第３の５ＰＳＴスイツチ、（１９）は分岐線
路、（２０）は１／４波長の長さのストリップ導体、（
２１）はスパイクラルインダクタ、（２２）はキャパシ
タ、（２３）はＰＩＮダイオード、（２４）は誘電体基
板である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- バイアス印加電圧により遮断または導通する半導体で
構成され、それぞれ第１、第２の端子を有する第１、第
２、第３の３個の単極単投スイッチと、所要周波数で概
略９０度の電気長を有する第１の伝送路と同じく所要周
波数て概略１８０度の電気長を有する第２の伝送路とを
備え、上記第１の単極単投スイッチは第１の端子が入力
線路と第２の伝送路の一端に、第２の端子は上記第１の
伝送路に接続され、上記第２の単極単投スイッチの第１
の端子は上記第１の単極単投スイッチの第２の端子に接
続され、第２の端子は接地され、上記第３の単極単投ス
イッチの第１の端子は上記第２の伝送路の中間点に接続
され、第２の端子は接地され、かつ上記第２の伝送路と
上記第１の伝送路の他端は出力線路に接続されてなり、
上記第１、第２、第３の３個の単極単投スイッチにバイ
アス電圧を印加する手段を備えてなることを特徴とする
半導体移相器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135958A JPH0748603B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135958A JPH0748603B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305601A true JPH01305601A (ja) | 1989-12-08 |
| JPH0748603B2 JPH0748603B2 (ja) | 1995-05-24 |
Family
ID=15163819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135958A Expired - Lifetime JPH0748603B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748603B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877659A (en) * | 1996-10-31 | 1999-03-02 | Northrop Grumman Corporation | 90° phase shifter apparatus and method using a directly coupled path and a switched path |
| RU2715910C1 (ru) * | 2019-05-07 | 2020-03-04 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Фазовращатель |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59196603A (ja) * | 1983-04-22 | 1984-11-08 | Mitsubishi Electric Corp | 半導体移相器 |
-
1988
- 1988-06-02 JP JP63135958A patent/JPH0748603B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59196603A (ja) * | 1983-04-22 | 1984-11-08 | Mitsubishi Electric Corp | 半導体移相器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877659A (en) * | 1996-10-31 | 1999-03-02 | Northrop Grumman Corporation | 90° phase shifter apparatus and method using a directly coupled path and a switched path |
| RU2715910C1 (ru) * | 2019-05-07 | 2020-03-04 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Фазовращатель |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748603B2 (ja) | 1995-05-24 |
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