JPH06260496A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06260496A JPH06260496A JP6926393A JP6926393A JPH06260496A JP H06260496 A JPH06260496 A JP H06260496A JP 6926393 A JP6926393 A JP 6926393A JP 6926393 A JP6926393 A JP 6926393A JP H06260496 A JPH06260496 A JP H06260496A
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- forming
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Abstract
(57)【要約】
【目的】 ソース／ドレインとゲート電極との重なりを
小さくすることにより、短チャネル効果の生じにくいＬ
ＤＤ構造のＭＯＳ−ＦＥＴを製造する。 【構成】 Ｎ形半導体基板２上にゲート酸化膜４、次い
でゲート電極３を形成し、さらにゲート電極３の外周部
に側壁スペーサ５を形成した後、チルト角θを４０°〜
６０°として回転斜め注入によりホウ素イオンを注入し
てソース／ドレイン拡散領域を形成する。チルト角を上
記範囲内とすることで、ソース／ドレインとゲート電極
との重なりが小さくなってチャネル長Ｌの短縮化が防止
され、回転注入を行うこにより、ホウ素の横方向濃度勾
配が緩やかとなる。
小さくすることにより、短チャネル効果の生じにくいＬ
ＤＤ構造のＭＯＳ−ＦＥＴを製造する。 【構成】 Ｎ形半導体基板２上にゲート酸化膜４、次い
でゲート電極３を形成し、さらにゲート電極３の外周部
に側壁スペーサ５を形成した後、チルト角θを４０°〜
６０°として回転斜め注入によりホウ素イオンを注入し
てソース／ドレイン拡散領域を形成する。チルト角を上
記範囲内とすることで、ソース／ドレインとゲート電極
との重なりが小さくなってチャネル長Ｌの短縮化が防止
され、回転注入を行うこにより、ホウ素の横方向濃度勾
配が緩やかとなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳しくはＬＤＤ（Lightly Doped Drain 、低不純
物濃度領域）構造を有するＭＯＳ−ＦＥＴの製造方法に
関する。
関し、詳しくはＬＤＤ（Lightly Doped Drain 、低不純
物濃度領域）構造を有するＭＯＳ−ＦＥＴの製造方法に
関する。
【０００２】
【従来の技術】従来、ＭＯＳ−ＦＥＴにおいてソース／
ドレイン領域の形成は、ゲート電極をマスクにして行わ
れていた。すなわち、シングルドレイン構造の場合には
高濃度領域の注入が、またＬＤＤ構造の場合には低濃度
領域の注入が、それぞれゲート電極をマスクとして行わ
れてきた。
ドレイン領域の形成は、ゲート電極をマスクにして行わ
れていた。すなわち、シングルドレイン構造の場合には
高濃度領域の注入が、またＬＤＤ構造の場合には低濃度
領域の注入が、それぞれゲート電極をマスクとして行わ
れてきた。
【０００３】とくに、ＬＤＤ構造のＭＯＳ−ＦＥＴを製
造する場合、低不純物濃度領域（ＬＤＤ領域）の形成
は、ポリシリコンによるゲート電極を形成した後、該ゲ
ート電極をマスクして不純物をイオン注入することによ
り行われ、ソース／ドレインの高濃度領域の形成は、ゲ
ート電極の外周部に側壁スペーサを形成した後、高濃度
の不純物イオンを注入することにより行われていた。
造する場合、低不純物濃度領域（ＬＤＤ領域）の形成
は、ポリシリコンによるゲート電極を形成した後、該ゲ
ート電極をマスクして不純物をイオン注入することによ
り行われ、ソース／ドレインの高濃度領域の形成は、ゲ
ート電極の外周部に側壁スペーサを形成した後、高濃度
の不純物イオンを注入することにより行われていた。
【０００４】
【発明が解決しようとする課題】このように、従来のソ
ース／ドレイン領域の形成は、ゲート電極をマスクにし
て行われていたため、熱工程を経たＭＯＳの最終的な構
造ではゲート電極と、ソースまたはドレインとの重なり
部分の長さ（以下、オーバーラップ長という）は０．１
μｍ程度となっていた。
ース／ドレイン領域の形成は、ゲート電極をマスクにし
て行われていたため、熱工程を経たＭＯＳの最終的な構
造ではゲート電極と、ソースまたはドレインとの重なり
部分の長さ（以下、オーバーラップ長という）は０．１
μｍ程度となっていた。
【０００５】これを図面で説明すると、図５に示すＮＭ
ＯＳ−ＦＥＴのＬＤＤ構造では、ＬＤＤ領域であるｎ-
層とゲート電極３との重なりが大きくなり、チャネル長
Ｌが短くなる傾向にあった。なお、図５において１はＰ
形半導体基板、４はゲート酸化膜、５は側壁スペーサ、
６はＬＤＤ領域である。
ＯＳ−ＦＥＴのＬＤＤ構造では、ＬＤＤ領域であるｎ-
層とゲート電極３との重なりが大きくなり、チャネル長
Ｌが短くなる傾向にあった。なお、図５において１はＰ
形半導体基板、４はゲート酸化膜、５は側壁スペーサ、
６はＬＤＤ領域である。
【０００６】トランジスタ特性の短チャネル効果は、ソ
ース〜ドレイン間の距離で決まるため、ゲート電極寸法
が小さくなるに従ってオーバーラップ長を短くする必要
がある。しかし、従来のソース／ドレイン領域形成方法
では、前記オーバーラップ長を短くするにはイオン注入
量を少なくする必要があった。このため、シングルドレ
インではソース／ドレインの抵抗が高くなってしまい、
またＬＤＤ構造では、ＬＤＤの役目であるホットキャリ
ア劣化抑制のための横方向電界の緩和を十分に行うこと
ができないという問題があった（問題点１）。
ース〜ドレイン間の距離で決まるため、ゲート電極寸法
が小さくなるに従ってオーバーラップ長を短くする必要
がある。しかし、従来のソース／ドレイン領域形成方法
では、前記オーバーラップ長を短くするにはイオン注入
量を少なくする必要があった。このため、シングルドレ
インではソース／ドレインの抵抗が高くなってしまい、
またＬＤＤ構造では、ＬＤＤの役目であるホットキャリ
ア劣化抑制のための横方向電界の緩和を十分に行うこと
ができないという問題があった（問題点１）。
【０００７】また、従来方法では、パンチスルー耐圧等
の短チャネル効果を抑えるための浅いソース／ドレイン
接合を形成するに際しては、注入エネルギーを低くする
ことが行われている。しかし、砒素イオンの場合、注入
エネルギーが低すぎると注入時にスパッタリングが生じ
たり、濃度勾配が急峻になりすぎるという問題があっ
た。特に、ＲＴＡ（Rapid Thermal Annealing ）を用い
たプロセスでは、注入時の濃度プロファイルがほぼ保た
れるので接合部の耐圧が低くなるという問題があった
（問題点２）。
の短チャネル効果を抑えるための浅いソース／ドレイン
接合を形成するに際しては、注入エネルギーを低くする
ことが行われている。しかし、砒素イオンの場合、注入
エネルギーが低すぎると注入時にスパッタリングが生じ
たり、濃度勾配が急峻になりすぎるという問題があっ
た。特に、ＲＴＡ（Rapid Thermal Annealing ）を用い
たプロセスでは、注入時の濃度プロファイルがほぼ保た
れるので接合部の耐圧が低くなるという問題があった
（問題点２）。
【０００８】さらに、ＬＤＤ構造を有するＭＯＳの製造
では、低不純物濃度領域を形成する際、基板回転の有無
に係わらず不純物の注入をチャネル内側の方向に行って
いたので、注入角度が７°と小さい場合にはチャネル内
側への入り込みは少ないものの、注入エネルギーが小さ
いため濃度勾配が急峻になりすぎ、ホットキャリア耐圧
が低下する問題があった。逆に注入角度が大きい場合に
は、チャネル内側への入り込みが大きくなるため、短チ
ャネル効果が生じやすいという問題もあった（問題点
３）。本発明は、上記問題点１〜３を解決することを目
的とするものである。
では、低不純物濃度領域を形成する際、基板回転の有無
に係わらず不純物の注入をチャネル内側の方向に行って
いたので、注入角度が７°と小さい場合にはチャネル内
側への入り込みは少ないものの、注入エネルギーが小さ
いため濃度勾配が急峻になりすぎ、ホットキャリア耐圧
が低下する問題があった。逆に注入角度が大きい場合に
は、チャネル内側への入り込みが大きくなるため、短チ
ャネル効果が生じやすいという問題もあった（問題点
３）。本発明は、上記問題点１〜３を解決することを目
的とするものである。
【０００９】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、半導体基板に不純物を注入してソー
ス／ドレイン拡散領域を形成することによりＬＤＤ構造
を有するＭＯＳ−ＦＥＴを製造する方法において、ゲー
ト電極側壁のスペーサ形成後に、不純物をチルト角４０
°〜６０°で回転斜め注入してソース／ドレイン拡散領
域を形成することを特徴とする。
装置の製造方法は、半導体基板に不純物を注入してソー
ス／ドレイン拡散領域を形成することによりＬＤＤ構造
を有するＭＯＳ−ＦＥＴを製造する方法において、ゲー
ト電極側壁のスペーサ形成後に、不純物をチルト角４０
°〜６０°で回転斜め注入してソース／ドレイン拡散領
域を形成することを特徴とする。
【００１０】請求項２に記載の半導体装置の製造方法
は、半導体基板に不純物を注入してソース／ドレイン拡
散領域を形成することによりＬＤＤ構造を有するＭＯＳ
−ＦＥＴを製造する方法において前記ソース／ドレイン
拡散領域を形成するに際し、ゲート電極側壁のスペーサ
形成後に、注入ドーズ量を１×１０13／ｃｍ2 〜１×１
０14／ｃｍ2 として不純物をチルト角４０〜６０°で回
転斜め注入して低濃度のソース／ドレイン領域を形成し
た後、注入角度を７°、注入ドーズ量を１×１０15／ｃ
ｍ2 以上として高濃度のソース／ドレイン領域を形成す
ることを特徴とする。
は、半導体基板に不純物を注入してソース／ドレイン拡
散領域を形成することによりＬＤＤ構造を有するＭＯＳ
−ＦＥＴを製造する方法において前記ソース／ドレイン
拡散領域を形成するに際し、ゲート電極側壁のスペーサ
形成後に、注入ドーズ量を１×１０13／ｃｍ2 〜１×１
０14／ｃｍ2 として不純物をチルト角４０〜６０°で回
転斜め注入して低濃度のソース／ドレイン領域を形成し
た後、注入角度を７°、注入ドーズ量を１×１０15／ｃ
ｍ2 以上として高濃度のソース／ドレイン領域を形成す
ることを特徴とする。
【００１１】請求項３に記載の半導体装置の製造方法
は、請求項１において、前記側壁スペーサ形成前に、ソ
ース／ドレイン拡散領域形成用の不純物イオンと異なる
極性あるいは同じ極性の不純物を５×１０12／ｃｍ2 〜
５×１０13／ｃｍ2 の注入ドーズ量で注入することを特
徴とする。
は、請求項１において、前記側壁スペーサ形成前に、ソ
ース／ドレイン拡散領域形成用の不純物イオンと異なる
極性あるいは同じ極性の不純物を５×１０12／ｃｍ2 〜
５×１０13／ｃｍ2 の注入ドーズ量で注入することを特
徴とする。
【００１２】請求項４に記載の半導体装置の製造方法
は、請求項３において、前記側壁スペーサー形成前に、
前記ソース／ドレイン拡散領域形成用の不純物と異なる
極性の不純物を５×１０12／ｃｍ2 〜５×１０13／ｃｍ
2 の注入ドーズ量で注入すると共に、前記ソース／ドレ
イン拡散領域形成用の不純物と同じ極性の不純物を５×
１０12／ｃｍ2 〜５×１０13／ｃｍ2 の注入ドーズ量で
注入し、かつ前記極性の異なる不純物を前記同じ極性の
不純物よりもチャネル内側に形成することを特徴とす
る。
は、請求項３において、前記側壁スペーサー形成前に、
前記ソース／ドレイン拡散領域形成用の不純物と異なる
極性の不純物を５×１０12／ｃｍ2 〜５×１０13／ｃｍ
2 の注入ドーズ量で注入すると共に、前記ソース／ドレ
イン拡散領域形成用の不純物と同じ極性の不純物を５×
１０12／ｃｍ2 〜５×１０13／ｃｍ2 の注入ドーズ量で
注入し、かつ前記極性の異なる不純物を前記同じ極性の
不純物よりもチャネル内側に形成することを特徴とす
る。
【００１３】請求項５に記載の半導体装置の製造方法
は、半導体基板に不純物を注入してソース／ドレイン拡
散領域を形成することによりＬＤＤ構造を有するＭＯＳ
−ＦＥＴを製造する方法において、不純物をチルト角４
０°〜６０°で、かつチャネル方向に対し垂直方向に注
入することを特徴とする。
は、半導体基板に不純物を注入してソース／ドレイン拡
散領域を形成することによりＬＤＤ構造を有するＭＯＳ
−ＦＥＴを製造する方法において、不純物をチルト角４
０°〜６０°で、かつチャネル方向に対し垂直方向に注
入することを特徴とする。
【００１４】請求項６に記載の半導体装置の製造方法
は、請求項５において、ゲート電極を膜厚２０００Å以
下のポリシリコンにより形成し、半導体基板に低濃度の
ソース／ドレイン領域と、高濃度のソース／ドレイン領
域とを設けると共に、これらのソース／ドレイン領域形
成時に、同時に前記ゲート電極にも不純物を注入するこ
とを特徴とする。
は、請求項５において、ゲート電極を膜厚２０００Å以
下のポリシリコンにより形成し、半導体基板に低濃度の
ソース／ドレイン領域と、高濃度のソース／ドレイン領
域とを設けると共に、これらのソース／ドレイン領域形
成時に、同時に前記ゲート電極にも不純物を注入するこ
とを特徴とする。
【００１５】
【作用】請求項１に記載の半導体装置の製造方法におい
ては、ソース／ドレインとゲート電極との重なりが小さ
くなり、短チャネル効果の生じにくい構造のＭＯＳデバ
イスを作成することができる。
ては、ソース／ドレインとゲート電極との重なりが小さ
くなり、短チャネル効果の生じにくい構造のＭＯＳデバ
イスを作成することができる。
【００１６】請求項２に記載の半導体装置の製造方法に
おいては、短チャネル効果が生じにくく、かつホットキ
ャリア劣化耐性に優れたＭＯＳデバイスを作成すること
ができる。
おいては、短チャネル効果が生じにくく、かつホットキ
ャリア劣化耐性に優れたＭＯＳデバイスを作成すること
ができる。
【００１７】請求項３に記載の半導体装置の製造方法に
おいては、側壁スペーサ形成前に、極性がソース／ドレ
インの不純物と異なる不純物を注入した場合には、チャ
ネル長減少に伴うしきい値電圧の低下、パンチスルー等
の短チャネル効果を抑制するできるＭＯＳデバイスが得
られる。また、側壁スペーサ形成前に、極性がソース／
ドレインの不純物と同じ不純物を注入した場合には、Ｌ
ＤＤ領域中でシリコン基板表面における、より低濃度の
領域の不純物が補足され、ドレイン電流の低下を防止し
たＭＯＳデバイスを作成することができる。
おいては、側壁スペーサ形成前に、極性がソース／ドレ
インの不純物と異なる不純物を注入した場合には、チャ
ネル長減少に伴うしきい値電圧の低下、パンチスルー等
の短チャネル効果を抑制するできるＭＯＳデバイスが得
られる。また、側壁スペーサ形成前に、極性がソース／
ドレインの不純物と同じ不純物を注入した場合には、Ｌ
ＤＤ領域中でシリコン基板表面における、より低濃度の
領域の不純物が補足され、ドレイン電流の低下を防止し
たＭＯＳデバイスを作成することができる。
【００１８】請求項３に記載の方法では、前記側壁スペ
ーサ形成前に不純物イオンとして砒素イオンを注入し、
側壁スペーサ形成後に不純物イオンとして燐イオン（極
性が砒素イオンと同じ）を注入し、ＮＭＯＳ−ＦＥＴと
することが好ましい。こうすることで、短チャネル効果
およびドレイン電流低下が生じにくいＭＯＳデバイスを
製造することができる。
ーサ形成前に不純物イオンとして砒素イオンを注入し、
側壁スペーサ形成後に不純物イオンとして燐イオン（極
性が砒素イオンと同じ）を注入し、ＮＭＯＳ−ＦＥＴと
することが好ましい。こうすることで、短チャネル効果
およびドレイン電流低下が生じにくいＭＯＳデバイスを
製造することができる。
【００１９】請求項４に記載の半導体装置の製造方法で
は、短チャネル効果およびホットキャリア劣化が、より
生じにくいＭＯＳデバイスを作成することができる。
は、短チャネル効果およびホットキャリア劣化が、より
生じにくいＭＯＳデバイスを作成することができる。
【００２０】請求項５に記載の半導体装置の製造方法に
おいては、ソース／ドレインの形成に際し、不純物の注
入角度を４０°〜６０°とすることにより、注入エネル
ギーを小さくすることなく浅い接合を形成することがで
きる。また、注入方向をチャネル方向に対して垂直とし
たので、ゲート下への不純物の入り込みを小さくするこ
とができ、短チャネル効果が生じにくくなる。
おいては、ソース／ドレインの形成に際し、不純物の注
入角度を４０°〜６０°とすることにより、注入エネル
ギーを小さくすることなく浅い接合を形成することがで
きる。また、注入方向をチャネル方向に対して垂直とし
たので、ゲート下への不純物の入り込みを小さくするこ
とができ、短チャネル効果が生じにくくなる。
【００２１】この場合、半導体基板に低濃度のソース／
ドレイン領域を、半導体基板上に形成したゲート電極マ
スクとして、請求項５に記載の方法により形成した後、
ゲート電極側壁のスペーサを形成し、半導体基板に高濃
度のソース／ドレイン領域を、前記ゲート電極側壁スペ
ーサをマスクとして、請求項５に記載の方法により形成
することが好ましい。このようにソース／ドレインの低
濃度領域および高濃度領域を、請求項５に記載の方法に
より行うことで、濃度勾配が非常に緩やかとなりホット
キャリア耐圧が向上する。
ドレイン領域を、半導体基板上に形成したゲート電極マ
スクとして、請求項５に記載の方法により形成した後、
ゲート電極側壁のスペーサを形成し、半導体基板に高濃
度のソース／ドレイン領域を、前記ゲート電極側壁スペ
ーサをマスクとして、請求項５に記載の方法により形成
することが好ましい。このようにソース／ドレインの低
濃度領域および高濃度領域を、請求項５に記載の方法に
より行うことで、濃度勾配が非常に緩やかとなりホット
キャリア耐圧が向上する。
【００２２】請求項６に記載の半導体装置の製造方法に
おいては、ソース／ドレイン形成時に同時にゲート電極
にも不純物を注入するので、ゲートポリシリコンへの不
純物注入工程（燐ガラスデポ等）を省略することができ
る。また、不純物注入角度を４０°〜６０°としたので
深さ方向の濃度勾配が緩やかとなり、従ってポリシリコ
ン層の膜厚を２０００Å以下にすることで、浅い接合形
成と同時にポリシリコンへの不純物注入を均一に行うこ
とができるうえ、後工程における平坦化処理が容易とな
る。
おいては、ソース／ドレイン形成時に同時にゲート電極
にも不純物を注入するので、ゲートポリシリコンへの不
純物注入工程（燐ガラスデポ等）を省略することができ
る。また、不純物注入角度を４０°〜６０°としたので
深さ方向の濃度勾配が緩やかとなり、従ってポリシリコ
ン層の膜厚を２０００Å以下にすることで、浅い接合形
成と同時にポリシリコンへの不純物注入を均一に行うこ
とができるうえ、後工程における平坦化処理が容易とな
る。
【００２３】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。 実施例１ 図１に示すＭＯＳは、側壁スペーサ５を形成した後、回
転斜め注入によりホウ素（Ｂ）を注入することによりソ
ース／ドレインを形成したＰＭＯＳの例である。
明する。 実施例１ 図１に示すＭＯＳは、側壁スペーサ５を形成した後、回
転斜め注入によりホウ素（Ｂ）を注入することによりソ
ース／ドレインを形成したＰＭＯＳの例である。
【００２４】ホウ素の場合、注入時の横方向の拡がりが
大きいため、回転斜め注入を行うと横方向への濃度勾配
が非常に緩やかとなり、２度の注入を行わなくても１度
の回転斜め注入でＬＤＤ構造と同様な構造を形成するこ
とができる。ここで、注入時のチルト角θを４０°〜６
０°とすることにより、ゲート電極３下へのもぐり込み
も良好となり、また側壁スペーサ５形成後に注入するた
め、ゲート電極３とソース／ドレインとの重なりを小さ
くすることができる。
大きいため、回転斜め注入を行うと横方向への濃度勾配
が非常に緩やかとなり、２度の注入を行わなくても１度
の回転斜め注入でＬＤＤ構造と同様な構造を形成するこ
とができる。ここで、注入時のチルト角θを４０°〜６
０°とすることにより、ゲート電極３下へのもぐり込み
も良好となり、また側壁スペーサ５形成後に注入するた
め、ゲート電極３とソース／ドレインとの重なりを小さ
くすることができる。
【００２５】つぎに、ＮＭＯＳにおけるＬＤＤ領域形成
方法の実施例について説明する。 実施例２ 図２に示すＭＯＳは側壁スペーサ５形成後、回転斜め注
入を用いてＬＤＤ領域を形成したＮＭＯＳ−ＦＥＴであ
る。ｎ- 層とゲート電極３との重なりはｎ- 注入ドーズ
量を３×１０13／ｃｍ2 としても０．０５μｍ以下に抑
えることができる。この場合、側壁スペーサ５の幅は
０．１μｍとしている。また、ｎ- 注入ドーズ量を３×
１０13／ｃｍ2 としているので、ソース／ドレイン間の
横方向電界も十分に緩和でき、ホットキャリア耐性も向
上する。
方法の実施例について説明する。 実施例２ 図２に示すＭＯＳは側壁スペーサ５形成後、回転斜め注
入を用いてＬＤＤ領域を形成したＮＭＯＳ−ＦＥＴであ
る。ｎ- 層とゲート電極３との重なりはｎ- 注入ドーズ
量を３×１０13／ｃｍ2 としても０．０５μｍ以下に抑
えることができる。この場合、側壁スペーサ５の幅は
０．１μｍとしている。また、ｎ- 注入ドーズ量を３×
１０13／ｃｍ2 としているので、ソース／ドレイン間の
横方向電界も十分に緩和でき、ホットキャリア耐性も向
上する。
【００２６】実施例３ 図４に示すＭＯＳは、ＬＤＤ構造ＭＯＳ−ＦＥＴの特性
を更に向上させたものである。まず、ゲート電極３を形
成した後、これをマスクにしてｐ- 層およびｎ--層を形
成することにより図３の構造とする。この場合、ｐ- 層
形成では、ホウ素をチルト角２０°〜３０°の回転斜め
注入で１×１０13／ｃｍ2 注入し、ｎ--層の形成では砒
素を５×１０12／ｃｍ2 〜１×１０13／ｃｍ2 注入す
る。
を更に向上させたものである。まず、ゲート電極３を形
成した後、これをマスクにしてｐ- 層およびｎ--層を形
成することにより図３の構造とする。この場合、ｐ- 層
形成では、ホウ素をチルト角２０°〜３０°の回転斜め
注入で１×１０13／ｃｍ2 注入し、ｎ--層の形成では砒
素を５×１０12／ｃｍ2 〜１×１０13／ｃｍ2 注入す
る。
【００２７】前記ｐ- 層は、回転斜め注入で形成される
ｎ- 層の拡がりを抑え、短チャネル効果を抑制するため
に形成するものである。また、ｎ--層は、ｎ- 層形成時
にシリコン基板表面の不純物濃度が低くなり、トランジ
スタのドレイン電流が減少するのを防止するために形成
するものである。さらに、ｎ--層の形成用に砒素を用
い、注入エネルギーを３０ｋｅＶ程度とすることによっ
て横方向の拡がりを小さくすることができる。
ｎ- 層の拡がりを抑え、短チャネル効果を抑制するため
に形成するものである。また、ｎ--層は、ｎ- 層形成時
にシリコン基板表面の不純物濃度が低くなり、トランジ
スタのドレイン電流が減少するのを防止するために形成
するものである。さらに、ｎ--層の形成用に砒素を用
い、注入エネルギーを３０ｋｅＶ程度とすることによっ
て横方向の拡がりを小さくすることができる。
【００２８】前記ｐ- 層およびｎ--層の形成に続いて、
ＣＶＤによりＳｉＯ2 膜を成膜し、エッチバックするこ
とにより側壁スペーサ５を形成する。さらに、該スペー
サをマスクにして燐の回転斜め注入によりｎ- 層を、砒
素の回転斜め注入によりｎ+層をそれぞれ形成し、最後
に不純物の活性化を９００℃、６０分間行って図４に示
すＬＤＤ構造のＮＭＯＳ−ＦＥＴを作成する。
ＣＶＤによりＳｉＯ2 膜を成膜し、エッチバックするこ
とにより側壁スペーサ５を形成する。さらに、該スペー
サをマスクにして燐の回転斜め注入によりｎ- 層を、砒
素の回転斜め注入によりｎ+層をそれぞれ形成し、最後
に不純物の活性化を９００℃、６０分間行って図４に示
すＬＤＤ構造のＮＭＯＳ−ＦＥＴを作成する。
【００２９】実施例４ まず図６（ａ）に示すように、ｐ形ポリシリコンによる
Ｐ形半導体基板１１（またはｐ−Ｗｅｌｌ）上にゲート
酸化膜１２を形成した後、不純物を注入していないポリ
シリコンゲート電極１３を設ける。つぎに、図６（ｂ）
に示すように、θ＝４５°の斜め注入により砒素を注入
して低濃度不純物領域１４を形成する。これにより該低
濃度領域１４は、ゲート電極１３とオーバーラップした
構造となる。さらに、図６（ｃ）に示すように高温酸化
膜デポおよびエッチバックにより側壁スペーサ１５を形
成した後、斜め注入により砒素を注入して高濃度不純物
領域１６を形成する。なお、図７は図６（ｂ）、（ｃ）
の右側面断面図である。
Ｐ形半導体基板１１（またはｐ−Ｗｅｌｌ）上にゲート
酸化膜１２を形成した後、不純物を注入していないポリ
シリコンゲート電極１３を設ける。つぎに、図６（ｂ）
に示すように、θ＝４５°の斜め注入により砒素を注入
して低濃度不純物領域１４を形成する。これにより該低
濃度領域１４は、ゲート電極１３とオーバーラップした
構造となる。さらに、図６（ｃ）に示すように高温酸化
膜デポおよびエッチバックにより側壁スペーサ１５を形
成した後、斜め注入により砒素を注入して高濃度不純物
領域１６を形成する。なお、図７は図６（ｂ）、（ｃ）
の右側面断面図である。
【００３０】この実施例では、砒素の注入をチャネル方
向に対して垂直に行うことにより、ゲート下への注入を
防止することができる。また、斜め注入であるため、注
入エネルギーを高くしても浅い接合が可能となり、チャ
ネル方向の濃度分布も緩やかとなる。さらに、ＲＴＡに
より不純物の活性化を行うと、浅い接合を保ったまま、
ホットキャリア耐圧、パンチスルー耐圧等に優れたＭＯ
Ｓを得ることができる。
向に対して垂直に行うことにより、ゲート下への注入を
防止することができる。また、斜め注入であるため、注
入エネルギーを高くしても浅い接合が可能となり、チャ
ネル方向の濃度分布も緩やかとなる。さらに、ＲＴＡに
より不純物の活性化を行うと、浅い接合を保ったまま、
ホットキャリア耐圧、パンチスルー耐圧等に優れたＭＯ
Ｓを得ることができる。
【００３１】
【発明の効果】以上の説明で明らかように、請求項１に
記載の半導体装置の製造方法によれば、側壁スペーサ形
成後に回転斜め注入によりソースおよびドレインを形成
するので、側壁スペーサ下への不純物の入り込みが良
く、かつソース／ドレインとゲート電極との重なりが小
さくなるため、ゲート寸法が短くなっても短チャネル効
果が生じにくいＭＯＳを製造することができる。また、
ホウ素注入を回転斜め注入により行うことで、濃度勾配
が非常に緩やかとなるため、低濃度領域と高濃度領域の
２度の注入を行わなくても、一度の回転斜め注入を行う
だけでＬＤＤ構造と同様構造のＭＯＳが得られる。請求
項２に記載の半導体装置の製造方法によれば、請求項１
に記載の方法によりＬＤＤ領域を形成するので、短チャ
ネル効果に対して強く、かつホットキャリア劣化にも強
いＭＯＳを製造することができる。請求項３に記載の半
導体装置の製造方法では、ソース／ドレインの不純物と
極性が異なる不純物を側壁スペーサ形成前に注入するこ
とにより、回転斜め注入でゲート電極下まで拡がった低
濃度不純物による基板濃度低下を防止することができ、
したがって短チャネル効果が抑制されたＭＯＳを製造す
ることができる（チャネル長減少に伴うしきい値電圧の
低下、パンチスルー等の短チャネル効果の抑制）。ま
た、ソース／ドレインの不純物と極性が同じ不純物を側
壁スペーサ形成前に注入することにより、回転斜め注入
のみでは過度に低濃度となるシリコン基板表面のＬＤＤ
領域の濃度を増大させドレイン電流の低下を防止するこ
とができ、したがって高速駆動が可能なＭＯＳが得られ
る。また、請求項３に記載の半導体装置の製造方法で
は、ＮＭＯＳにおいて、側壁スペーサ形成前の注入不純
物を砒素とすることによって、後段の熱処理工程後も横
方向拡散が小さくなるので、ゲートオーバーラップ長の
小さいＭＯＳが得られる。さらに、請求項３に記載の半
導体装置の製造方法では、ＮＭＯＳにおいて、側壁スペ
ーサ形成後の注入不純物を燐とすることによって、濃度
勾配の緩やかなＬＤＤ領域が形成できるので、ホットキ
ャリア劣化に強いＭＯＳを製造することができる。請求
項４に記載の半導体装置の製造方法では、チャネル内側
に基板と同一極性の不純物を注入することによって短チ
ャネル効果が抑制されたＭＯＳが得られる。また、ソー
ス／ドレイン側にソース／ドレインと同一極性の不純物
を注入することによって、回転斜め注入のみでは過度に
低濃度となるシリコン基板表面のＬＤＤ領域の濃度を増
大させドレイン電流の低下を防止したＭＯＳを製造する
ことができる。請求項５に記載の半導体装置の製造方法
によれば、ソース／ドレイン形成において不純物の注入
角度を４０°〜６０°とすることによって、注入エネル
ギーを小さくしなくても浅い接合を形成することができ
る。したがって、注入エネルギーを小さくした場合に生
じるスパッタリング現象を抑えることができる。また、
砒素注入のように投影飛程の拡がりΔＲｐが小さい場
合、注入エネルギーが低いと濃度プロファイルが急峻に
なりすぎるが、斜め注入することによって注入エネルギ
ーを大きくすることができるので、濃度勾配が緩やかに
なる。この結果、ＰＮ接合部の耐圧が低下することがな
くなり、また、ホットキャリア劣化に対しても強い構造
となる。さらに、不純物の注入角度を４０°以上とする
ことによってチャネリングを抑えることができ（３０°
以上、４０°未満では強いチャネリングが生じる）、６
０°以下にすることにより、注入イオンの前方散乱を抑
え、注入効率を９０％以上とすることができる。さら
に、注入方向をチャネル方向に対して垂直とすること
で、ゲート下への不純物の入り込みを小さくすることが
できるため、短チャネル効果が生じにくくなる。この場
合、半導体基板に低濃度のソース／ドレイン領域を、半
導体基板上に形成したゲート電極マスクとして、請求項
５に記載の方法により形成した後、ゲート電極側壁のス
ペーサを形成し、半導体基板に高濃度のソース／ドレイ
ン領域を、前記ゲート電極側壁スペーサをマスクとし
て、請求項５に記載の方法により形成することで、低濃
度領域の形成においてチャネル内側への入り込みが少な
くなり、かつ濃度勾配が非常に緩やかとなる。また、高
濃度領域も形成することにより短チャネル効果が抑制さ
れ、かつホットキャリア耐圧が向上したＭＯＳを製造す
ることができる。請求項６に記載の半導体装置の製造方
法によれば、ソース／ドレイン形成時に同時にゲート電
極にもイオン注入するので、ゲートポリシリコンへの不
純物注入工程（リンガラスデポ等）を省くことができ
る。また、斜め注入により注入するため、注入角度７°
で低エネルギー注入を行う場合よりも深さ方向の濃度勾
配が緩やかとなる。従って、ポリシリコンの膜厚を２０
００Å以下にすることによって、浅い接合形成と同時に
ポリシリコンへの不純物注入を均一に行うことができる
（なお、注入角度７°で低エネルギー注入を行った場合
には、濃度勾配が急峻となるためポリシリコン全体に均
一に注入することはできない。従って、ＲＴＡを用いて
熱処理した場合、ゲート電極／ゲート酸化膜界面に空乏
層が発生し、特性が劣化する）。さらに ゲートポリシ
リコン膜厚を薄くすることで、後工程における平坦化が
容易になるうえ、ポリシリコン膜厚を薄くしても不純物
のゲート酸化膜突き抜けがなく均一な不純物濃度分布を
有するゲート電極を、ソース／ドレイン形成と同時に形
成することができる。
記載の半導体装置の製造方法によれば、側壁スペーサ形
成後に回転斜め注入によりソースおよびドレインを形成
するので、側壁スペーサ下への不純物の入り込みが良
く、かつソース／ドレインとゲート電極との重なりが小
さくなるため、ゲート寸法が短くなっても短チャネル効
果が生じにくいＭＯＳを製造することができる。また、
ホウ素注入を回転斜め注入により行うことで、濃度勾配
が非常に緩やかとなるため、低濃度領域と高濃度領域の
２度の注入を行わなくても、一度の回転斜め注入を行う
だけでＬＤＤ構造と同様構造のＭＯＳが得られる。請求
項２に記載の半導体装置の製造方法によれば、請求項１
に記載の方法によりＬＤＤ領域を形成するので、短チャ
ネル効果に対して強く、かつホットキャリア劣化にも強
いＭＯＳを製造することができる。請求項３に記載の半
導体装置の製造方法では、ソース／ドレインの不純物と
極性が異なる不純物を側壁スペーサ形成前に注入するこ
とにより、回転斜め注入でゲート電極下まで拡がった低
濃度不純物による基板濃度低下を防止することができ、
したがって短チャネル効果が抑制されたＭＯＳを製造す
ることができる（チャネル長減少に伴うしきい値電圧の
低下、パンチスルー等の短チャネル効果の抑制）。ま
た、ソース／ドレインの不純物と極性が同じ不純物を側
壁スペーサ形成前に注入することにより、回転斜め注入
のみでは過度に低濃度となるシリコン基板表面のＬＤＤ
領域の濃度を増大させドレイン電流の低下を防止するこ
とができ、したがって高速駆動が可能なＭＯＳが得られ
る。また、請求項３に記載の半導体装置の製造方法で
は、ＮＭＯＳにおいて、側壁スペーサ形成前の注入不純
物を砒素とすることによって、後段の熱処理工程後も横
方向拡散が小さくなるので、ゲートオーバーラップ長の
小さいＭＯＳが得られる。さらに、請求項３に記載の半
導体装置の製造方法では、ＮＭＯＳにおいて、側壁スペ
ーサ形成後の注入不純物を燐とすることによって、濃度
勾配の緩やかなＬＤＤ領域が形成できるので、ホットキ
ャリア劣化に強いＭＯＳを製造することができる。請求
項４に記載の半導体装置の製造方法では、チャネル内側
に基板と同一極性の不純物を注入することによって短チ
ャネル効果が抑制されたＭＯＳが得られる。また、ソー
ス／ドレイン側にソース／ドレインと同一極性の不純物
を注入することによって、回転斜め注入のみでは過度に
低濃度となるシリコン基板表面のＬＤＤ領域の濃度を増
大させドレイン電流の低下を防止したＭＯＳを製造する
ことができる。請求項５に記載の半導体装置の製造方法
によれば、ソース／ドレイン形成において不純物の注入
角度を４０°〜６０°とすることによって、注入エネル
ギーを小さくしなくても浅い接合を形成することができ
る。したがって、注入エネルギーを小さくした場合に生
じるスパッタリング現象を抑えることができる。また、
砒素注入のように投影飛程の拡がりΔＲｐが小さい場
合、注入エネルギーが低いと濃度プロファイルが急峻に
なりすぎるが、斜め注入することによって注入エネルギ
ーを大きくすることができるので、濃度勾配が緩やかに
なる。この結果、ＰＮ接合部の耐圧が低下することがな
くなり、また、ホットキャリア劣化に対しても強い構造
となる。さらに、不純物の注入角度を４０°以上とする
ことによってチャネリングを抑えることができ（３０°
以上、４０°未満では強いチャネリングが生じる）、６
０°以下にすることにより、注入イオンの前方散乱を抑
え、注入効率を９０％以上とすることができる。さら
に、注入方向をチャネル方向に対して垂直とすること
で、ゲート下への不純物の入り込みを小さくすることが
できるため、短チャネル効果が生じにくくなる。この場
合、半導体基板に低濃度のソース／ドレイン領域を、半
導体基板上に形成したゲート電極マスクとして、請求項
５に記載の方法により形成した後、ゲート電極側壁のス
ペーサを形成し、半導体基板に高濃度のソース／ドレイ
ン領域を、前記ゲート電極側壁スペーサをマスクとし
て、請求項５に記載の方法により形成することで、低濃
度領域の形成においてチャネル内側への入り込みが少な
くなり、かつ濃度勾配が非常に緩やかとなる。また、高
濃度領域も形成することにより短チャネル効果が抑制さ
れ、かつホットキャリア耐圧が向上したＭＯＳを製造す
ることができる。請求項６に記載の半導体装置の製造方
法によれば、ソース／ドレイン形成時に同時にゲート電
極にもイオン注入するので、ゲートポリシリコンへの不
純物注入工程（リンガラスデポ等）を省くことができ
る。また、斜め注入により注入するため、注入角度７°
で低エネルギー注入を行う場合よりも深さ方向の濃度勾
配が緩やかとなる。従って、ポリシリコンの膜厚を２０
００Å以下にすることによって、浅い接合形成と同時に
ポリシリコンへの不純物注入を均一に行うことができる
（なお、注入角度７°で低エネルギー注入を行った場合
には、濃度勾配が急峻となるためポリシリコン全体に均
一に注入することはできない。従って、ＲＴＡを用いて
熱処理した場合、ゲート電極／ゲート酸化膜界面に空乏
層が発生し、特性が劣化する）。さらに ゲートポリシ
リコン膜厚を薄くすることで、後工程における平坦化が
容易になるうえ、ポリシリコン膜厚を薄くしても不純物
のゲート酸化膜突き抜けがなく均一な不純物濃度分布を
有するゲート電極を、ソース／ドレイン形成と同時に形
成することができる。
【図１】本発明の実施例１に係るＰＭＯＳ−ＦＥＴの概
略断面図である。
略断面図である。
【図２】実施例２に係るＮＭＯＳ−ＦＥＴの概略断面図
である。
である。
【図３】実施例３に係るＮＭＯＳ−ＦＥＴの製造工程を
示す概略断面図である。
示す概略断面図である。
【図４】実施例３に係るＮＭＯＳ−ＦＥＴの概略断面図
である。
である。
【図５】従来方法により得られたＮＭＯＳ−ＦＥＴの概
略断面図である。
略断面図である。
【図６】実施例４によるＭＯＳ−ＦＥＴの製造工程を示
す断面図であって、（ａ）はゲート電極形成後を、
（ｂ）は不純物低濃度領域形成後を、（ｃ）は不純物高
濃度領域形成後を、それぞれ示す。
す断面図であって、（ａ）はゲート電極形成後を、
（ｂ）は不純物低濃度領域形成後を、（ｃ）は不純物高
濃度領域形成後を、それぞれ示す。
【図７】図６（ｂ）または図６（ｃ）の右側面断面図で
ある。
ある。
１，１１ Ｐ形半導体基板 ２ Ｎ形半導体基板 ３，１３ ゲート電極 ４，１２ ゲート酸化膜 ５，１５ 側壁スペーサ ６ ＬＤＤ領域 １４ 低濃度不純物領域 １６ 高濃度不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (6)
- 【請求項１】 半導体基板に不純物を注入してソース／
ドレイン拡散領域を形成することによりＬＤＤ構造を有
するＭＯＳ−ＦＥＴを製造する方法において、ゲート電
極側壁のスペーサ形成後に、不純物をチルト角４０°〜
６０°で回転斜め注入してソース／ドレイン拡散領域を
形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に不純物を注入してソース／
ドレイン拡散領域を形成することによりＬＤＤ構造を有
するＭＯＳ−ＦＥＴを製造する方法において、前記ソー
ス／ドレイン拡散領域を形成するに際し、ゲート電極側
壁のスペーサ形成後に、注入ドーズ量を１×１０13／ｃ
ｍ2 〜１×１０14／ｃｍ2 として不純物をチルト角４０
〜６０°で回転斜め注入して低濃度のソース／ドレイン
領域を形成した後、注入角度を７°、注入ドーズ量を１
×１０15／ｃｍ2 以上として高濃度のソース／ドレイン
領域を形成することを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記側壁スペーサ形成前に、ソース／ド
レイン拡散領域形成用の不純物イオンと異なる極性ある
いは同じ極性の不純物を５×１０12／ｃｍ2〜５×１０
13／ｃｍ2 の注入ドーズ量で注入することを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記側壁スペーサー形成前に、前記ソー
ス／ドレイン拡散領域形成用の不純物と異なる極性の不
純物を５×１０12／ｃｍ2 〜５×１０13／ｃｍ2 の注入
ドーズ量で注入すると共に、前記ソース／ドレイン拡散
領域形成用の不純物と同じ極性の不純物を５×１０12／
ｃｍ2 〜５×１０13／ｃｍ2 の注入ドーズ量で注入し、
かつ前記極性の異なる不純物を前記同じ極性の不純物よ
りもチャネル内側に形成することを特徴とする請求項３
に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板に不純物を注入してソース／
ドレイン拡散領域を形成することによりＬＤＤ構造を有
するＭＯＳ−ＦＥＴを製造する方法において、不純物を
チルト角４０°〜６０°で、かつチャネル方向に対し垂
直方向に注入することを特徴とする半導体装置の製造方
法。 - 【請求項６】 ゲート電極を膜厚２０００Å以下のポリ
シリコンにより形成し、半導体基板に低濃度のソース／
ドレイン領域と、高濃度のソース／ドレイン領域とを設
けると共に、これらのソース／ドレイン領域形成時に、
同時に前記ゲート電極にも不純物を注入することを特徴
とする請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6926393A JPH06260496A (ja) | 1993-03-03 | 1993-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6926393A JPH06260496A (ja) | 1993-03-03 | 1993-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260496A true JPH06260496A (ja) | 1994-09-16 |
Family
ID=13397646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6926393A Pending JPH06260496A (ja) | 1993-03-03 | 1993-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260496A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100235619B1 (ko) * | 1996-10-22 | 1999-12-15 | 김영환 | 반도체 소자의 제조방법 |
| US6074924A (en) * | 1995-07-17 | 2000-06-13 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| KR100924859B1 (ko) * | 2007-12-28 | 2009-11-02 | 주식회사 동부하이텍 | 고전압 반도체 소자의 제조방법 |
-
1993
- 1993-03-03 JP JP6926393A patent/JPH06260496A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074924A (en) * | 1995-07-17 | 2000-06-13 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| KR100235619B1 (ko) * | 1996-10-22 | 1999-12-15 | 김영환 | 반도체 소자의 제조방법 |
| KR100924859B1 (ko) * | 2007-12-28 | 2009-11-02 | 주식회사 동부하이텍 | 고전압 반도체 소자의 제조방법 |
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