JPH01307271A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH01307271A JPH01307271A JP63137954A JP13795488A JPH01307271A JP H01307271 A JPH01307271 A JP H01307271A JP 63137954 A JP63137954 A JP 63137954A JP 13795488 A JP13795488 A JP 13795488A JP H01307271 A JPH01307271 A JP H01307271A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
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- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
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- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
オフセット型ＦＥＴからなる半導体装置に関し、オフセ
ット領域を幾つかの領域に分割しその部分を単結晶化す
ることによってオフセット抵抗の低いオフセット型ＦＥ
Ｔを有する半導体装置を提供することを目的とし、 絶縁体上の半導体層に形成され、ゲート電極と低抵抗ド
レイン領域とがオフセット領域を挾んで離隔しているオ
フセット型ＰＥＴを有する半導体装置であって、 ソース電極とドレイン電極との間に並列に接続された複
数の電流通路を有し、 該複数の電流通路の各々は実質的に単結晶である半導体
領域で形成されたオフセット領域を含み、隣接するオフ
セット領域間は電気的に分離されているように構成する
。
ット領域を幾つかの領域に分割しその部分を単結晶化す
ることによってオフセット抵抗の低いオフセット型ＦＥ
Ｔを有する半導体装置を提供することを目的とし、 絶縁体上の半導体層に形成され、ゲート電極と低抵抗ド
レイン領域とがオフセット領域を挾んで離隔しているオ
フセット型ＰＥＴを有する半導体装置であって、 ソース電極とドレイン電極との間に並列に接続された複
数の電流通路を有し、 該複数の電流通路の各々は実質的に単結晶である半導体
領域で形成されたオフセット領域を含み、隣接するオフ
セット領域間は電気的に分離されているように構成する
。
［産業上の利用分野］
本発明は絶縁体上の半導体（ＳＯＩ）に形成する半導体
装置に関し、特にオフセット型ＦＥＴを有する半導体装
置に関する。
装置に関し、特にオフセット型ＦＥＴを有する半導体装
置に関する。
近年、パワーＩＣの分野においては、高耐圧かつオン抵
抗の低い素子の開発が必要とされている。
抗の低い素子の開発が必要とされている。
［従来の技術］
第３図（Ａ）、（Ｂ）に従来のオフセット型ＦＥＴを有
する半導体装置を示す、（Ａ）が上面図、（Ｂ）が断面
図である。
する半導体装置を示す、（Ａ）が上面図、（Ｂ）が断面
図である。
絶縁基板３０は、たとえば酸化膜で覆ったシリコンウェ
ー八である。低抵抗ソース領域３１、低抵抗ドレイン領
域３２、オフセット領域３３を含む半導体層３４が絶縁
基板３０上に形成され、その上にゲート導体３５が設け
られている。ゲート電極Ｇに印加したゲート電圧の制御
の下にソース電極Ｓからドレイン電極りにキャリアが流
れる。
ー八である。低抵抗ソース領域３１、低抵抗ドレイン領
域３２、オフセット領域３３を含む半導体層３４が絶縁
基板３０上に形成され、その上にゲート導体３５が設け
られている。ゲート電極Ｇに印加したゲート電圧の制御
の下にソース電極Ｓからドレイン電極りにキャリアが流
れる。
絶縁基板３０上の半導体層３４はレーザビーム等の手段
によって再結晶化されている。オフセット領域３３の長
さ、すなわちゲート導体３５と低抵抗ドレイン領域３２
との間の距離はたとえば１〇−２０μｍ、チャネル幅、
すなわちゲート導体３５の下のチャネル領域の電流の流
れに垂直な方向の幅は、取り出したい電流値によるが、
たとえば４００μｍである。
によって再結晶化されている。オフセット領域３３の長
さ、すなわちゲート導体３５と低抵抗ドレイン領域３２
との間の距離はたとえば１〇−２０μｍ、チャネル幅、
すなわちゲート導体３５の下のチャネル領域の電流の流
れに垂直な方向の幅は、取り出したい電流値によるが、
たとえば４００μｍである。
素子領域全体を完全に単結晶化することが雑しいので、
従来のオフセット型ＦＥＴは、多くの結晶粒界の存在す
るシリコン層に形成されている。
従来のオフセット型ＦＥＴは、多くの結晶粒界の存在す
るシリコン層に形成されている。
［発明が解決しようとする課題］
従来のオフセット型ＰＥＴでは、耐圧は高くできるがオ
ン抵抗が低くならない欠点があった。オン抵抗が低くな
らない原因としては、オフセット型ＦＥＴのチャネル抵
抗、ソース抵抗、ドレイン抵抗等も考えられるが、最も
大きく効いているのはオフセット抵抗であることが判っ
た。
ン抵抗が低くならない欠点があった。オン抵抗が低くな
らない原因としては、オフセット型ＦＥＴのチャネル抵
抗、ソース抵抗、ドレイン抵抗等も考えられるが、最も
大きく効いているのはオフセット抵抗であることが判っ
た。
本発明の目的は、オフセット抵抗の低いオフセット型Ｆ
ＥＴを有する半導体装置を提供することである。
ＥＴを有する半導体装置を提供することである。
従来技術によれば、ＳＯＩ型半型体導体層い面積に亘っ
て単結晶化することは、極めて困難である。
て単結晶化することは、極めて困難である。
本発明の他の目的は、Ｓｏｌ型半型体導体層い、単結晶
領域からなるオフセット“領域を有するオフセット型Ｆ
ＥＴを有する半導体装置を製造する方法を提供すること
である。− ［課題を解決するための手段］ 電流通路を複数に分割し、各電流通路のオフセット領域
を実質的に単結晶である半導体領域で形成する。
領域からなるオフセット“領域を有するオフセット型Ｆ
ＥＴを有する半導体装置を製造する方法を提供すること
である。− ［課題を解決するための手段］ 電流通路を複数に分割し、各電流通路のオフセット領域
を実質的に単結晶である半導体領域で形成する。
絶縁体上の多結晶または非晶質の半導体層の上にオフセ
ット領域になる部分を囲んで反射低減膜を設け、電磁波
ビームを照射して、半導体層を溶融すると共に中央部で
低く反射低減膜の下に向って高くなる温度分布を形成し
、その後冷却することによって中央部から結晶化させ実
質的に単結晶から成るオフセット領域を形成する。
ット領域になる部分を囲んで反射低減膜を設け、電磁波
ビームを照射して、半導体層を溶融すると共に中央部で
低く反射低減膜の下に向って高くなる温度分布を形成し
、その後冷却することによって中央部から結晶化させ実
質的に単結晶から成るオフセット領域を形成する。
［作用］
オフセット領域が実質的に単結晶である半導体領域で形
成されるため、オフセット抵抗を低くすることができる
。
成されるため、オフセット抵抗を低くすることができる
。
複数のオフセット領域となる部分の各々で、結晶化の核
形成が１か所から始まるので、実質的に単結晶から成る
オフセット領域を形成できる。
形成が１か所から始まるので、実質的に単結晶から成る
オフセット領域を形成できる。
［実施例コ
第１図（Ａ）、（Ｂ）に本発明の実施例によるオフセッ
ト型ＦＥＴを示す、（Ａ）が上面図、（Ｂ）が断面図で
ある。
ト型ＦＥＴを示す、（Ａ）が上面図、（Ｂ）が断面図で
ある。
絶縁基板１０は、たとえば酸化膜で覆ったシリコンウェ
ーハである。低抵抗ソース領域１１、低抵抗ドレイン領
域１２、オフセット領域１３を含む半導体層１４が複数
並列に並んで絶縁基板１０上に形成され、複数の電流通
路１１，１２，１３．、 、 。
ーハである。低抵抗ソース領域１１、低抵抗ドレイン領
域１２、オフセット領域１３を含む半導体層１４が複数
並列に並んで絶縁基板１０上に形成され、複数の電流通
路１１，１２，１３．、 、 。
を形成している。その上に、たとえば不純物添加した多
結晶シリコンからなる共通のゲート導体１５が設けられ
ている。ゲート電極Ｇに印加したゲート電圧の制御の下
に各ソース電極Ｓからオフセット領域１３を通ってトレ
イン電＠Ｄにキャリアが流れる。絶縁基板１０上の半導
体１１４はレーザビーム等の手段によって再結晶化され
ている。
結晶シリコンからなる共通のゲート導体１５が設けられ
ている。ゲート電極Ｇに印加したゲート電圧の制御の下
に各ソース電極Ｓからオフセット領域１３を通ってトレ
イン電＠Ｄにキャリアが流れる。絶縁基板１０上の半導
体１１４はレーザビーム等の手段によって再結晶化され
ている。
ここで、各オフセット領域１３は実質的に単結晶である
半導体領域で構成されている。オフセット領域１３の長
さ、すなわちゲート導体１５と低抵抗ドレイン領ｊ！！
１１１２との間の距離はたとえば１０−２０μｍ、チャ
ネル幅、すなわちゲート導体１５の下の各チャネル領域
の電流の流れに垂直な方向の幅は、たとえば１０−２０
μｍである。
半導体領域で構成されている。オフセット領域１３の長
さ、すなわちゲート導体１５と低抵抗ドレイン領ｊ！！
１１１２との間の距離はたとえば１０−２０μｍ、チャ
ネル幅、すなわちゲート導体１５の下の各チャネル領域
の電流の流れに垂直な方向の幅は、たとえば１０−２０
μｍである。
オフセット領域の寸法は、単結晶化可能な最大領域によ
って制限する。以下に説明する周辺反射防止（反射低減
）膜性によれば、一般的には２０ｘ２０μｍ程度である
。このような単結晶化できる寸法のオフセット領域を複
数作り、並列に接続することで所望の全チャネル幅を持
ったデバイスを作り、必要な電流量を得る。
って制限する。以下に説明する周辺反射防止（反射低減
）膜性によれば、一般的には２０ｘ２０μｍ程度である
。このような単結晶化できる寸法のオフセット領域を複
数作り、並列に接続することで所望の全チャネル幅を持
ったデバイスを作り、必要な電流量を得る。
このようにして、オフセット域が単結晶化され、耐圧が
高く、かつオン抵抗の低いオフセット型ＦＥＴを含むＩ
Ｃが作製できる。
高く、かつオン抵抗の低いオフセット型ＦＥＴを含むＩ
Ｃが作製できる。
次に、第２図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、を参照
して、周辺反射防止膜法による単結晶化を説明する。
して、周辺反射防止膜法による単結晶化を説明する。
バルク半導体（たとえばシリコン）２０上に１゜５−２
．０μｍの厚さに５ｉ０２などの絶縁膜２１を形成し、
その上にたとえば低圧（ＬＰ）ＣＶＤによって多結晶シ
リコン２２を０．４−０．５μｍ堆積する。この層が半
導体装置を形成する層となる。
．０μｍの厚さに５ｉ０２などの絶縁膜２１を形成し、
その上にたとえば低圧（ＬＰ）ＣＶＤによって多結晶シ
リコン２２を０．４−０．５μｍ堆積する。この層が半
導体装置を形成する層となる。
次に、半導体層２２の上に上から照射する光、たとえば
レーザビーム、に対して半導体表面の反射を低減する構
成の反射防止膜ないし反射低減膜２３を形成する。゛た
とえば、第１層として、５ｔＯ２層を約３００人、第２
層として、Ｓｉ３Ｎ４層を約１０００人堆積する。これ
らの膜は半導体と空気との中間の屈折率を有するので、
存在すれば半導体の反射率は低減する。その光路長を調
整することにより、反射率は変化する。たとえば、１／
４波長の光路長をもつ膜とすると反射率は最も小さくな
る。所望の温度勾配を作り出すような反射低減膜２３の
構成は実験的に求められる。
レーザビーム、に対して半導体表面の反射を低減する構
成の反射防止膜ないし反射低減膜２３を形成する。゛た
とえば、第１層として、５ｔＯ２層を約３００人、第２
層として、Ｓｉ３Ｎ４層を約１０００人堆積する。これ
らの膜は半導体と空気との中間の屈折率を有するので、
存在すれば半導体の反射率は低減する。その光路長を調
整することにより、反射率は変化する。たとえば、１／
４波長の光路長をもつ膜とすると反射率は最も小さくな
る。所望の温度勾配を作り出すような反射低減膜２３の
構成は実験的に求められる。
半導体層に単結晶化を進めさせるような温度勾配を形成
するため、反射低減膜を部分的に削除する。すなわち、
第２図（Ａ）、（Ｂ）に示すようにオフセット領域とな
る部分２４を露出するようにホトリソグラフィによって
窓をあける。オフセット領域となる部分２４の周りに周
辺反射防止膜（反射を低減させる膜）２３が残る。この
段階で、適当な数のシリコン島に分離してもよい。
するため、反射低減膜を部分的に削除する。すなわち、
第２図（Ａ）、（Ｂ）に示すようにオフセット領域とな
る部分２４を露出するようにホトリソグラフィによって
窓をあける。オフセット領域となる部分２４の周りに周
辺反射防止膜（反射を低減させる膜）２３が残る。この
段階で、適当な数のシリコン島に分離してもよい。
次に第２図（Ｃ）に示すように連続発振のＡｒレーザを
パワー５〜８Ｗ、スキャン速度１５０ｍｍ／ｓｅｃ、基
板加熱５００’Ｃで半導体層２５に照射する。
パワー５〜８Ｗ、スキャン速度１５０ｍｍ／ｓｅｃ、基
板加熱５００’Ｃで半導体層２５に照射する。
照射で半導体層２５は溶融し、その後、冷却して固化す
る。ここで、反射低減１１！２３のある部分は反射が少
ないので、光吸収が多く、より多く温度上昇する。その
結果、オフセット領域となる部分２４の中央が最も温度
の低い場所となり、固化はこのオフセット領域となる部
分２４の中央から進む、最初の核形成が１が所で起こる
ので周辺反射防止膜２３で囲まれたオフセット領域とな
る部分２４は実質的に結晶粒界のない単結晶の島にでき
る（第２図（Ｄ））、その後は通常のオフセット型ＦＥ
Ｔを作る工程で１終的に第１図（Ａ）、（Ｉ３）に示す
ような半導体装置を作る。
る。ここで、反射低減１１！２３のある部分は反射が少
ないので、光吸収が多く、より多く温度上昇する。その
結果、オフセット領域となる部分２４の中央が最も温度
の低い場所となり、固化はこのオフセット領域となる部
分２４の中央から進む、最初の核形成が１が所で起こる
ので周辺反射防止膜２３で囲まれたオフセット領域とな
る部分２４は実質的に結晶粒界のない単結晶の島にでき
る（第２図（Ｄ））、その後は通常のオフセット型ＦＥ
Ｔを作る工程で１終的に第１図（Ａ）、（Ｉ３）に示す
ような半導体装置を作る。
［発明の効果］
以上説明したように１本発明によれば、オフセット型Ｆ
ＥＴの耐圧を高く、かつオン抵抗を低くすることができ
る。
ＥＴの耐圧を高く、かつオン抵抗を低くすることができ
る。
今後需要が増えると思われるパワーＩＣの分野にＳＯＩ
技術が容易に応用できる。
技術が容易に応用できる。
第１図（Ａ）、（Ｂ）は本発明の実施例によるオフセッ
ト領域に結晶粒界の存在しないオフセット型ＦＥＴの上
面図と断面図。 第２図（Ａ）−（Ｄ）は周辺反射防止膜法を説明するた
めのオフセット型ＦＥＴの断面図。 第３図（Ａ）、（Ｂ）は従来のオフセット型ＦＥＴの上
面図と断面図である。 図において。 １１．１２，１３ を流通路 Ｓ ′ソース電極 Ｇ ゲートを極 Ｄ ドレイン電極 １１ ソース領域 １２ ドレイン領域 １３ オフセット領域 １４ 半導体層 １５ ゲート導体 ２３ 反射低減膜 ２４ オフセット領域となる部分（６八）上面
図 本発明の実権例による オフセット型窩耐圧ＳＯＩ／ＭＯ３ＦＥＴ第１図 （Ｃ） ソー１士 （Ｂ） 反射延減腰断面図 （
Ｄ） 単結晶化反射防止膜法詰晶ｒヒプロセス 第 ２ 図
ト領域に結晶粒界の存在しないオフセット型ＦＥＴの上
面図と断面図。 第２図（Ａ）−（Ｄ）は周辺反射防止膜法を説明するた
めのオフセット型ＦＥＴの断面図。 第３図（Ａ）、（Ｂ）は従来のオフセット型ＦＥＴの上
面図と断面図である。 図において。 １１．１２，１３ を流通路 Ｓ ′ソース電極 Ｇ ゲートを極 Ｄ ドレイン電極 １１ ソース領域 １２ ドレイン領域 １３ オフセット領域 １４ 半導体層 １５ ゲート導体 ２３ 反射低減膜 ２４ オフセット領域となる部分（６八）上面
図 本発明の実権例による オフセット型窩耐圧ＳＯＩ／ＭＯ３ＦＥＴ第１図 （Ｃ） ソー１士 （Ｂ） 反射延減腰断面図 （
Ｄ） 単結晶化反射防止膜法詰晶ｒヒプロセス 第 ２ 図
Claims (1)
- 【特許請求の範囲】 （１）、絶縁体上の半導体層に形成され、ゲート電極と
低抵抗ドレイン領域とがオフセット領域を挾んで離隔し
ているオフセット型ＦＥＴを有する半導体装置であって
、 ソース電極（Ｓ）とドレイン電極（Ｄ）の間に並列に接
続された複数の電流通路（Ｉ＿１、Ｉ＿２、Ｉ＿３、…
）を有し、 該複数の電流通路（Ｉ＿１、Ｉ＿２、Ｉ＿３、…）の各
々は実質的に単結晶である半導体領域で形成されたオフ
セット領域（１３）を含み、 隣接するオフセット領域（１３）間は電気的に分離され
ている、 ことを特徴とする半導体装置。 （２）、絶縁体上の半導体層に、ゲート電極と低抵抗ド
レイン領域とがオフセット領域を挾んで離隔しているオ
フセット型ＦＥＴを有する半導体装置を製造する方法で
あって、 絶縁体上の多結晶または非晶質の半導体層 （２２）の上に複数のオフセット領域になる部分（２４
）を囲んで反射低減膜（２３）を形成し、 電磁波ビームを照射して、前記半導体層（２２）を溶融
すると共に、前記オフセット領域になる部分（２４）の
各々に、その中央部で低く、反射低減膜に向って高くな
る温度分布を形成し、その後、冷却することによって前
記オフセット領域になる部分（２４）の中央部から結晶
化させ、オフセット領域になる部分（２４）を結晶粒界
のない単結晶領域にする、 工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137954A JPH01307271A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137954A JPH01307271A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307271A true JPH01307271A (ja) | 1989-12-12 |
Family
ID=15210601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63137954A Pending JPH01307271A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614054B1 (en) * | 2000-11-27 | 2003-09-02 | Lg.Philips Lcd Co., Ltd. | Polysilicon thin film transistor used in a liquid crystal display and the fabricating method |
| US6864536B2 (en) * | 2000-12-20 | 2005-03-08 | Winbond Electronics Corporation | Electrostatic discharge protection circuit |
-
1988
- 1988-06-03 JP JP63137954A patent/JPH01307271A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614054B1 (en) * | 2000-11-27 | 2003-09-02 | Lg.Philips Lcd Co., Ltd. | Polysilicon thin film transistor used in a liquid crystal display and the fabricating method |
| US6864536B2 (en) * | 2000-12-20 | 2005-03-08 | Winbond Electronics Corporation | Electrostatic discharge protection circuit |
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