JPH0340513B2 - - Google Patents
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- Publication number
- JPH0340513B2 JPH0340513B2 JP59246308A JP24630884A JPH0340513B2 JP H0340513 B2 JPH0340513 B2 JP H0340513B2 JP 59246308 A JP59246308 A JP 59246308A JP 24630884 A JP24630884 A JP 24630884A JP H0340513 B2 JPH0340513 B2 JP H0340513B2
- Authority
- JP
- Japan
- Prior art keywords
- island
- recrystallized
- silicon island
- semiconductor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、SOI（Semiconductor On
Insulator）構造素子として知られる半導体装置
の製造方法に関するものである。
Insulator）構造素子として知られる半導体装置
の製造方法に関するものである。
従来例の構成とその問題点
絶縁体上に形成される素子として従来より、
SOS（Silicon On Sapphire）素子が知られてい
るが、絶縁体として用いられるアルミナ
（Al2O3）から結晶シリコン層へのAlの汚染によ
る電気特性の劣化や絶縁基としてのサフアイヤが
高価であることなどの問題点が存在している。こ
のような問題点を改善するために最近、絶縁体と
してSiO2を用いるSOI構造の研究開発が活発に行
なわれている。SOI構造の場合、基板となるSiO2
は非晶質であるために、SiO2上に形成される半
導体層は、非晶質もしくは多結晶となり、このま
までは、実用に耐え得るだけの素子を形成するこ
とは困難である。したがつて、SiO2上の半導体
素子をエネルギービームやグラフアイトヒータな
どにより加熱して熔融再結晶化して大粒径化する
ことが行なわれている。しかし、現在のところ
ICをつくることができる程の大面積に亘り単結
晶化あるいは大結晶粒化することは困難であり、
かくして形成されたSOI構造にMOS（Metal
Oxide Semi conductor）トランジスタから成る
ICを形成した場合チヤネル領域の多数の結晶粒
界によりトランジスタの電気特性の劣化をきたし
てしまうという問題点がある。
SOS（Silicon On Sapphire）素子が知られてい
るが、絶縁体として用いられるアルミナ
（Al2O3）から結晶シリコン層へのAlの汚染によ
る電気特性の劣化や絶縁基としてのサフアイヤが
高価であることなどの問題点が存在している。こ
のような問題点を改善するために最近、絶縁体と
してSiO2を用いるSOI構造の研究開発が活発に行
なわれている。SOI構造の場合、基板となるSiO2
は非晶質であるために、SiO2上に形成される半
導体層は、非晶質もしくは多結晶となり、このま
までは、実用に耐え得るだけの素子を形成するこ
とは困難である。したがつて、SiO2上の半導体
素子をエネルギービームやグラフアイトヒータな
どにより加熱して熔融再結晶化して大粒径化する
ことが行なわれている。しかし、現在のところ
ICをつくることができる程の大面積に亘り単結
晶化あるいは大結晶粒化することは困難であり、
かくして形成されたSOI構造にMOS（Metal
Oxide Semi conductor）トランジスタから成る
ICを形成した場合チヤネル領域の多数の結晶粒
界によりトランジスタの電気特性の劣化をきたし
てしまうという問題点がある。
発明の目的
本発明は、レーザや電子ビームなどのエネルギ
ービームの照射によりSOI構造を形成し、SOI素
子を形成する方法において、島構造のSOIの一部
を熔融再結晶化して良好な結晶化層を形成し、こ
の結晶化層の一部にチヤネル領域を形成して
MOSトランジスタを形成することにより、すぐ
れた電気特性の素子を実現するための半導体装置
の製造方法を提供するものである。
ービームの照射によりSOI構造を形成し、SOI素
子を形成する方法において、島構造のSOIの一部
を熔融再結晶化して良好な結晶化層を形成し、こ
の結晶化層の一部にチヤネル領域を形成して
MOSトランジスタを形成することにより、すぐ
れた電気特性の素子を実現するための半導体装置
の製造方法を提供するものである。
発明の構成
本発明の構成を第１図に従つて説明する。第１
図のａに示すようにSiO2などの絶縁基板２上に
絶縁分離された半導体の島１にエネルギービーム
としてたとえばレーザビーム４を矢印の方向に走
査して半導体の島１の一部を熔融再結晶化して、
第１図のｂに示すように再結晶化部Ａと未熔融部
Ｂから成る半導体の島１′を形成する。しかる後、
第１図のｃに示すように半導体の島１′の再結晶
化部Ａの一部にゲート電極５およびソース・ドレ
インのPN接合を形成し、再結晶化部Ａの一部と
未熔融部Ｂの一部から成るコンタクト部７を有す
るソースおよびドレイン電極６を形成してMOS
トランジスタを形成する。
図のａに示すようにSiO2などの絶縁基板２上に
絶縁分離された半導体の島１にエネルギービーム
としてたとえばレーザビーム４を矢印の方向に走
査して半導体の島１の一部を熔融再結晶化して、
第１図のｂに示すように再結晶化部Ａと未熔融部
Ｂから成る半導体の島１′を形成する。しかる後、
第１図のｃに示すように半導体の島１′の再結晶
化部Ａの一部にゲート電極５およびソース・ドレ
インのPN接合を形成し、再結晶化部Ａの一部と
未熔融部Ｂの一部から成るコンタクト部７を有す
るソースおよびドレイン電極６を形成してMOS
トランジスタを形成する。
実施例の説明
本発明にかかわる半導体装置の製造方法の一実
施例を第２図に基づき説明する。
施例を第２図に基づき説明する。
第２図のａ，ｂは絶縁基体上に形成した半導体
の島の平面図と断面図をそれぞれ示す。絶縁基体
たとえば熔融石英板あるいはシリコン基板上に形
成されたSiO2３の上に、たとえばLPCVD法によ
り多結晶シリコン層を形成したのちホトエツチン
グ工程およびSiO2形成工程によりSiO2２で囲ま
れた多結晶シリコンの島１を形成する。SiO2２
は熱酸化法により形成してもよいし、CVD法に
より形成してもよいことは言うまでもない。また
多結晶シリコンの島１の形状はこの場合、矩形で
あるが、他の形状でもよい。この場合の矩形の大
きさは20ミクロン×50ミクロンとしたが、場合に
応じて、所望の大きさにできることは言うまでも
ない。
の島の平面図と断面図をそれぞれ示す。絶縁基体
たとえば熔融石英板あるいはシリコン基板上に形
成されたSiO2３の上に、たとえばLPCVD法によ
り多結晶シリコン層を形成したのちホトエツチン
グ工程およびSiO2形成工程によりSiO2２で囲ま
れた多結晶シリコンの島１を形成する。SiO2２
は熱酸化法により形成してもよいし、CVD法に
より形成してもよいことは言うまでもない。また
多結晶シリコンの島１の形状はこの場合、矩形で
あるが、他の形状でもよい。この場合の矩形の大
きさは20ミクロン×50ミクロンとしたが、場合に
応じて、所望の大きさにできることは言うまでも
ない。
次に第２図のＣに示すように、多結晶シリコン
の島１に矢印の方向にたとえば、アルゴンCWレ
ーザビーム４を走査しながら照射する。この場合
レーザの照射条件は、パワー３〜7W、ビーム径
30ミクロン、走査速度100mm／秒として、多結晶
シリコン島１の矩形の長軸の中央部に垂直に入射
するように走査した。この結果、多結晶シリコン
島１は、島の中央部に熔融再結晶化した巾30ミク
ロン程度の領域Ａと両端部の巾10ミクロン程度の
未熔融部Ｂとから成るシリコン島１′が形成され
る。再結晶化部Ａの中央部は巾10ミクロン程度の
単結晶になつている。
の島１に矢印の方向にたとえば、アルゴンCWレ
ーザビーム４を走査しながら照射する。この場合
レーザの照射条件は、パワー３〜7W、ビーム径
30ミクロン、走査速度100mm／秒として、多結晶
シリコン島１の矩形の長軸の中央部に垂直に入射
するように走査した。この結果、多結晶シリコン
島１は、島の中央部に熔融再結晶化した巾30ミク
ロン程度の領域Ａと両端部の巾10ミクロン程度の
未熔融部Ｂとから成るシリコン島１′が形成され
る。再結晶化部Ａの中央部は巾10ミクロン程度の
単結晶になつている。
次に第２図のｄに示すようにゲート酸化やホト
リソグラフイおよび拡散工程等の通常のIC形成
工程を用いてシリコン島１′にMOSトランジスタ
を形成する。ゲート電極５は前記シリコン島１′
の再結晶化部Ａの中央部に合わせ精度１ミクロン
以下で形成し、ソースおよびドレイン電極６は、
前記シリコン島１′再結晶化部Ａと未熔融部Ｂと
に接続するようにコンタクトパターン７を有して
形成されている。したがつて、ソース・ドレイン
のPN接合は再結晶化部Ａに形成されていること
になる。
リソグラフイおよび拡散工程等の通常のIC形成
工程を用いてシリコン島１′にMOSトランジスタ
を形成する。ゲート電極５は前記シリコン島１′
の再結晶化部Ａの中央部に合わせ精度１ミクロン
以下で形成し、ソースおよびドレイン電極６は、
前記シリコン島１′再結晶化部Ａと未熔融部Ｂと
に接続するようにコンタクトパターン７を有して
形成されている。したがつて、ソース・ドレイン
のPN接合は再結晶化部Ａに形成されていること
になる。
以上のように、本実施例によれば、多結晶シリ
コンの島１の所望箇所のみを単結晶化することに
より、レーザビーム４の走査回数は１回でよく、
エネルギービーム照射による再結晶化工程のスル
ープツトを効率的に向上できる。また、周知のよ
うに多結晶シリコンの溶融固化の際、体積膨張と
収縮に起因したストレスによる歪が導入される
が、この歪は未溶融部Ｂの多結晶シリコンに吸収
されて、再結晶化部の単結晶シリコン側には歪が
入らず、無欠陥の単結晶SOI層が得られる。
コンの島１の所望箇所のみを単結晶化することに
より、レーザビーム４の走査回数は１回でよく、
エネルギービーム照射による再結晶化工程のスル
ープツトを効率的に向上できる。また、周知のよ
うに多結晶シリコンの溶融固化の際、体積膨張と
収縮に起因したストレスによる歪が導入される
が、この歪は未溶融部Ｂの多結晶シリコンに吸収
されて、再結晶化部の単結晶シリコン側には歪が
入らず、無欠陥の単結晶SOI層が得られる。
ゲート電極やソースおよびドレイン電極を半導
体の島１′のそれぞれの所望の位置に設置するた
めに、エネルギービーム４と半導体の島１との位
置合せ精度を数ミクロン以下にすることが望まし
い。また、半導体の島１′とゲート電極５やソー
スおよびドレイン電極６との位置合せは通常のホ
トリソグラフイー工程の程度の精度（１ミクロン
以下）であれば良い。
体の島１′のそれぞれの所望の位置に設置するた
めに、エネルギービーム４と半導体の島１との位
置合せ精度を数ミクロン以下にすることが望まし
い。また、半導体の島１′とゲート電極５やソー
スおよびドレイン電極６との位置合せは通常のホ
トリソグラフイー工程の程度の精度（１ミクロン
以下）であれば良い。
次に、多結晶シリコン島１の中央部により制御
性よく単結晶領域を得るための一実施例を第３図
に従つて説明する。
性よく単結晶領域を得るための一実施例を第３図
に従つて説明する。
第３図のａに多結晶シリコン島１の中央部にた
とえば3000Åの凹部８を設け、第３図のｂに示す
ように、この凹部８の中央部にレーザビーム４が
照射されるようにする。このときの大きさ、位置
関係はたとえば、多結晶シリコン島１を20ミクロ
ン×50ミクロンの矩形とし、凹部８の大きさをた
とえば巾10ミクロン長さ30ミクロンの矩形として
第３図のｂに示すように多結晶シリコン島１の中
央部に形成する。このようにして、再結晶化後の
シリコン島１′は第３図のＣに示すように、巾約
30ミクロンの再結晶化部Ａと巾約10ミクロン、両
端部の未熔融部Ｂから成り、さらに再結晶化部Ａ
に含まれている凹部では全体が単結晶Ｃとなるこ
とが実験的に確認されている。MOSトランジス
タを形成する場合、ゲート電極がこの単結晶Ｃに
くるように設定すればよい。
とえば3000Åの凹部８を設け、第３図のｂに示す
ように、この凹部８の中央部にレーザビーム４が
照射されるようにする。このときの大きさ、位置
関係はたとえば、多結晶シリコン島１を20ミクロ
ン×50ミクロンの矩形とし、凹部８の大きさをた
とえば巾10ミクロン長さ30ミクロンの矩形として
第３図のｂに示すように多結晶シリコン島１の中
央部に形成する。このようにして、再結晶化後の
シリコン島１′は第３図のＣに示すように、巾約
30ミクロンの再結晶化部Ａと巾約10ミクロン、両
端部の未熔融部Ｂから成り、さらに再結晶化部Ａ
に含まれている凹部では全体が単結晶Ｃとなるこ
とが実験的に確認されている。MOSトランジス
タを形成する場合、ゲート電極がこの単結晶Ｃに
くるように設定すればよい。
発明の効果
以上の説明で明らかなように、本発明により形
成したMOSトランジスタは、ゲート電極直下の
チヤネルおよびチヤネルとソース・ドレインの接
合部が結晶粒界を含まない結晶で形成されるとと
もに、未熔融の多結晶シリコンは、ソース・ドレ
インの拡散領域となつているために、通常の単結
晶シリコン基板に形成されたMOSトランジスタ
を同等のリーク電流等の電気特性を有する。した
がつて、本発明により形成したMOSトランジス
タはSOI素子本来の利点である、高速性とバルク
シリコンに形成した素子の低リーク電流特性とを
兼ね備えた高性能素子であり、製造工程も簡略化
でき、SOSなどに比べて低価格等の利点を有する
ものである。
成したMOSトランジスタは、ゲート電極直下の
チヤネルおよびチヤネルとソース・ドレインの接
合部が結晶粒界を含まない結晶で形成されるとと
もに、未熔融の多結晶シリコンは、ソース・ドレ
インの拡散領域となつているために、通常の単結
晶シリコン基板に形成されたMOSトランジスタ
を同等のリーク電流等の電気特性を有する。した
がつて、本発明により形成したMOSトランジス
タはSOI素子本来の利点である、高速性とバルク
シリコンに形成した素子の低リーク電流特性とを
兼ね備えた高性能素子であり、製造工程も簡略化
でき、SOSなどに比べて低価格等の利点を有する
ものである。
第１図は本発明の方法を示すものであり、同図
のａは半導体の島へのレーザビームの走査の位置
関係を示すものであり、同図のｂはレーザ照射に
よる再結晶化後の半導体の島を示し、同図のｃは
再結晶化後の半導体の島に形成したMOSトラン
ジスタのゲート電極、ソース・ドレイン電極の位
置を示す図、第２図は本発明の一実施例の方法を
示すものであり、同図のａ，ｂは絶縁基体上に形
成された多結晶シリコン島の平面図および断面
図、同図のｃはレーザ再結晶化後のシリコン島を
示し、同図のｄはシリコン島に形成したMOSト
ランジスタの平面図、第３図は再結晶化後のシリ
コン島の単結晶化領域を制御するための他の方法
を示すものであり、同図のａは凹部を有する多結
晶シリコン島の断面図、同図のｂはレーザとシリ
コン島の位置関係を示す図、同図のｃは凹部を有
するシリコン島のレーザ再結晶化後の平面図であ
る。 １……多結晶シリコン島、１′……再結晶化後
のシリコン島、２，３……SiO2、４……レーザ
ビーム、５……ゲート電極、６……ソース・ドレ
イン電極、７……コンタクトパターン、８……シ
リコン島の凹部、Ａ……シリコン島の再結晶化領
域、Ｂ……シリコン島の未熔融領域、Ｃ……シリ
コン島凹部の単結晶領域。
のａは半導体の島へのレーザビームの走査の位置
関係を示すものであり、同図のｂはレーザ照射に
よる再結晶化後の半導体の島を示し、同図のｃは
再結晶化後の半導体の島に形成したMOSトラン
ジスタのゲート電極、ソース・ドレイン電極の位
置を示す図、第２図は本発明の一実施例の方法を
示すものであり、同図のａ，ｂは絶縁基体上に形
成された多結晶シリコン島の平面図および断面
図、同図のｃはレーザ再結晶化後のシリコン島を
示し、同図のｄはシリコン島に形成したMOSト
ランジスタの平面図、第３図は再結晶化後のシリ
コン島の単結晶化領域を制御するための他の方法
を示すものであり、同図のａは凹部を有する多結
晶シリコン島の断面図、同図のｂはレーザとシリ
コン島の位置関係を示す図、同図のｃは凹部を有
するシリコン島のレーザ再結晶化後の平面図であ
る。 １……多結晶シリコン島、１′……再結晶化後
のシリコン島、２，３……SiO2、４……レーザ
ビーム、５……ゲート電極、６……ソース・ドレ
イン電極、７……コンタクトパターン、８……シ
リコン島の凹部、Ａ……シリコン島の再結晶化領
域、Ｂ……シリコン島の未熔融領域、Ｃ……シリ
コン島凹部の単結晶領域。
Claims (1)
- １ 絶縁基体上に島状に絶縁分離された非単結晶
半導体層を形成する工程と、前記島状非単結晶半
導体の少なくとも一部をエネルギービームの照射
により溶融再結晶化して、同一島内に再結晶化部
とこの両側に未溶融部を形成する工程と、前記半
導体の島の再結晶化部の少なくとも一部にゲート
電極とソースおよびドレインのPN接合部分を形
成する工程と、前記半導体の島の再結晶化部の少
なくとも一部と未溶融部の少なくとも一部にまた
がるコンタクト部を有するソースおよびドレイン
電極を形成する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246308A JPS61125169A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246308A JPS61125169A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125169A JPS61125169A (ja) | 1986-06-12 |
| JPH0340513B2 true JPH0340513B2 (ja) | 1991-06-19 |
Family
ID=17146617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246308A Granted JPS61125169A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125169A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2730905B2 (ja) * | 1988-05-07 | 1998-03-25 | 富士通株式会社 | 半導体装置の製造方法 |
| TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114440A (ja) * | 1981-12-28 | 1983-07-07 | Fujitsu Ltd | 半導体装置用基板の製造方法 |
-
1984
- 1984-11-22 JP JP59246308A patent/JPS61125169A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61125169A (ja) | 1986-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |