JPH01307378A - 画像信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は、映像信号を標本化して記憶素子に書き込み、
この書き込まれた信号を読み出すことによって所定の画
像信号（特に静止画信号）を得る画像信号発生回路に関
するものである。

口、従来技術 従来のＮＴＳＣ方式において、映像信号の１フイールド
に相当する期間を記憶素子に書き込んだ後、その記憶素
子から信号を繰り返して読み出すことによって静止画を
得るには、通常は次のようにして行われる。即ち、記憶
素子に２６３ライン（つまり、−Σ一ライン＋０．５ラ
イン）の映像信号を書き込み、これを読み出すときには
２６３ラインと２６２ラインの各読み出しフィールドを
交互に繰り返して読み出すことによって、書き込みフィ
ールド周波数（−Σ寮τｆ、ｃｆ、は水平走査周波数）
）と読み出しフィールド周波数（２ＧＪ＋おえｆ、　）
とを平均的に一致させている。また、記憶素子から読み
出される映像信号期間は水平走査期間の整数倍（２６３
又は２６２倍）であるから、読み出しフィールドの継目
ではいわゆるスキュー（画面のブレ）が生じることはな
い。

上記においては、ＮＴＳＣ方式の映像（テレビジョン）
信号は色副搬送波周波数（ｆ”＝　　２ｈ（通常は３．
５８Ｍ）ｔｚ）　）のｎ倍、特に３倍のサンプリングク
ロックで標本化し、その標本値を６ビツトで量子化し、
この量子化された映像信号を記憶素子に１フイールド（
２６３ライン）記憶して静止画を得る場合、次のメモリ
容量が必要となる。

Ｉｔりｒ ６　（ビット／サンプル）Ｘ７Ｘ３（サンプル／ライン
）Ｘ２６３　　（ライン）　　＝１，０７６．９８５（
ビット）この場合、ｌフィールド（２６３ライン）の映
像信号を一般的な２５６にビット（２６２，１４４ビツ
ト）のＲＡＭ４個、又は１Ｍビット（１，０４８，５７
６ビツト）のＲＡＭ１個に記憶させようとすると、２８
，４０９ビツト（即ち、１，０７６．９８５ビット−１
，０４８，５７６ビツト）も不足することになる。

そこで従来は、上記のメモリ容量の不足を補うために、
２８，４０９ビツト以上の容量をもつＲＡＭを追加して
、静止画回路（又は静止画装置）を実現していた。しか
しながら、そのようなＲＡＭの追加によって、回路の部
品点数が増える上に、消費電力も増大してしまう。

ハ０発明の目的 本発明の目的は、部品点数及び消費電力を′増やすこと
なしに所望の映像信号を記憶素子に記憶させることので
きる回路（又は装置）を提供することにある。

ニ０発明の構成 即ち、本発明は、映像信号を例えば、後述のＡ／Ｄ変換
器２で標本化して記憶素子（例えば、後述のメモリ６）
に書き込み、この書き込まれた映像信号を読み出すこと
によって所定の画像信号、特に映像信号の静止画を得る
画像信号発生回路において、 （ａ）、前記映像信号に含まれる垂直同期信号を検出す
る検出回路部（例えば、後述の垂直同期分離回路１６）
と、 （ｂ）、この検出された垂直同期信号から所定のタイミ
ングで前記記憶素子の書き込みアドレスを例えば、後述
のリセット信号１９でリセットした後、前記映像信号を
書き込みクロック（例えば、後述のクロック２６）に従
って前記記憶素子に書き込む書き込み制御回路部（例え
ば、後述の書き込み制御回路部２ｏＯ）と、 （ｃ）、前記の書き込まれる映像信号の垂直ブランキン
グ期間（例えば２２〜２３ライン分）内の所定期間（例
えば１０ライン分）前記書き込みクロックの周波数及び
標本化周波数を１／ｎ（但し、ｎ〉１、例えばｎ＝４）
に低下させる書き込みクロック発生回路部（例えば、後
述の書き込みクロック発生回路５０）と、 （ｄ）、所定のタイミングで前記記憶素子の読み出しア
ドレスを例えば、後述のリセット信号３４でリセットし
た後、前記の書き込まれた映像信号を読み出しクロック
（例えば、後述のクロック４０）に従って前記記憶素子
より読み出す読み出し制御回路部（例えば、後述の読み
出し制御回路部２０１）と、 （ｅ）、書き込み時に前記書き込みクロックの周波数を
１　／　ｎに低下させた部分の映像信号を前記記憶素子
より読み出す際に、読み出しクロックの周波数を１／ｎ
（但し、ｎは前記したものと同じ）に低下させる読み出
しクロック発生回路部（例えば、後述の読み出しクロッ
ク発生回路５１）と を有することを特徴とする画像信号発生回路に係るもの
である。

ホ、実施例 以下、本発明の詳細な説明する。

第１図〜第４図は、本発明の第１の実施例を示すもので
ある。

まず、本例による静止画回路（又は装置）の概略を説明
する。入力ビデオ信号は信号線１より導かれ、Ａ／Ｄ変
換器２で３ｆｓｃのレートで６ビツト幅のデジタルデー
タ３Ａ、３日、３Ｃ，３Ｄ、３Ｅ、３Ｆに変換され、更
に６−４ビツト変換器４で４ビツト幅のデータ５Ａ、５
Ｂ、５Ｃ１５Ｄに変換され、書き込み及び読み出しに夫
々４ビツトのデータポートを有しかつ容量が１Ｍビット
（１，０４８，５７６ビツト）のデュアルポートメモリ
６に書き込まれる。

第２図は、６−４ビツト変換器４の変換アルゴリズムを
示すものであって、４ビツト幅の出力データ５Ａ〜５Ｄ
のデータレートは６ビツト幅の入力データ３Ａ〜３Ｆの
データレ−）　（３ｆｓｃ）の１．５倍（４，５ｊ　ｓ
ｃ）となる。

デュアルポートメモリ６より読み出された４ビツトデー
タ７Ａ、７Ｂ、７Ｃ１７Ｄは４−６ビツト変換器８で６
ビツトデータ９Ａ１９日、９Ｃ１９０，９ε、９Ｆに変
換され、更にＤ／Ａ変換器１０でアナログ映像信号１１
として出力される。

第３図は、４−６ビツト変換器８の変換アルゴリズムを
示すものであって、４．５　ｆｓｅのレートで入力され
る４ビツト幅の入力データ７Ａ〜７Ｄは３ｆｓｃのレー
トの６ビツト幅のデータ９Ａ〜９Ｆに変換される。

そして、上記において、既述したように、サンプリング
クロックの周波数を３ｆｓｃとし、６ビツＨｔ子化され
たＮＴＳＣ方式の映像（テレビジョン）信号の１フイー
ルド（２６３ライン）公を１Ｍビット（１，０４８，５
７６ビット）のメモリ６に記憶させ、これから静止画信
号を繰り返し得る際、垂直ブランキング期間内の所定の
期間りのサンプリングクロックの周波数（更には書き込
みクロックの周波数）を１／ｎに低下させる。この場合
、節約されるメモリ容ｉＭ　（ビット）は、 Ｍ　（ビット　）　＝　６　×−Σ−Ｘ３Ｘ（１−−Ｈ
）Ｘｈとなる。従って、３ｆｓｃサンプリング、６ビツ
ト量子化されたＮＴＳＣ方式の映像（テレビジョン）信
号の１フイ一ルド分（２６３ライン）を１．０４８，５
７６ビツトのメモリに記憶させる場合の不足ビット数（
２８，４０９ビツト）を補うためには、次のｈラインの
期間だけサンプリング周波数を１　／　ｎに低下させれ
ばよいことになる。

こうした前提条件で、本例ではｎ＝４としてサンプリン
グクロックの周波数を１／４に低下させる期間は、 牛 ｈ　′＝６．９　Ｘ　ＴＴ　＝９．２（ライン）となる
。従って、９．２ライン以上の期間、例えば１０ライン
分、サンプリングクロックを色副搬送波の３／４倍の周
波数とすれば、メモリを追加することなしに低消費電力
で１フイ一ルド分の信号を１Ｍビットのメモリ（ＲＡＭ
）に記憶させることができる。この場合、上記の９．２
ライン分は垂直ブランキング期間内（この期間内は他の
信号は入らないため、メモリ容量を上記のように減らし
ても問題はない。）にあり、後述の垂直間１朋信号の期
間（３ライン分）十その前後の等価パルス期間（３ライ
ン分Ｘ２）＝９ラインに対応している。

次に、上記した動作を更に詳細に説明する。

第１図において、入力ビデオ信号１は、バーストロック
クロック発生回路１２と垂直同期分離回路１６にも導か
れ、それぞれ入力ビデオ信号１の　　　゛バーストに同
期し、周波数が９倍のクロック（９ｆｓｃ）１３と垂直
同期信号１７が取り出される。

クロック（９す５ｃ）１３はスイッチ１５の端子１５Ａ
に導かれるとともに、１／４分周回路１４で周波数が１
／４に分周（９／４ｆｓｃ）された後にスイッチ１５の
端子１５Ｂに導かれる。バーストクロック発生回路１２
と１／４分周回路１４、及びスイッチ１５とは書き込み
クロック発生回路５０を構成する。

第４図のごとく、書き込み制御回路２００は、第２Ｎフ
イールドの垂直同期信号から２５５．！；Ｈ遅延した時
点に書き込みアドレスリセット信号１９を出力するとと
もに、その時点からデュアルポートメモリ６への書き込
みを開始し、第（２Ｎ＋１）フィールドの垂直同期信号
から２５６．ＯＨ遅延した時点まで書き込みを行うため
の書き込みイネーブル信号２０を出力する。更に、デュ
アルポートメモリ６への書き込みを開始してから２Ｈ遅
延した時点から１２Ｈ遅延した時点までのＩＯＨの期間
、スイッチ１５を切り替える信号２１を出力する。端子
１５Ｃに、この１０■］期間は端子１５日のクロック（
９／４すｓｃ）を導き、それ以外の期間は端子１５Ａの
クロック（９１ｓｃ）を導くことにより、書き込みクロ
ック２２を得る。１／３分周回路２３は書き込みクロッ
ク２２を１／３に分周し、Ａ／Ｄ変換器２と６−４ビツ
ト変換器４に信号線２４を通して供給する。入力ビデオ
信号１のサンプリング周波数は、通常は色副搬送波の３
倍（３すｓｅ）で、垂直ブランキング期間内のＩＯＨの
期間は色副搬送波の３／４倍（３／４デｓｃ）になる。

１／２分周回路２５は、書き込みクロック２２を１／２
に分周し、６−４ビツト変換器４と書き込みアドレス発
生回路２７に信号線２６を通して供給する。

書き込みアドレス発生回路は、書き込みアドレスリセッ
ト信号１９でリセットされ、クロック２６に従ってアド
レスを更新し、デュアルポートメモリ６へアドレス線２
８を通して書き込みアドレスを供給する。

読み出し側で使用される、色副搬送波の９倍のクロック
（９ｊｓｃ）は、信号線２９より人力され、スイッチ３
１の端子３１Ａに導かれるとともに、１／４分周回路３
０で周波数が１／４に分周（９／　４　ｆ　ｓｃ）され
た後、スイッチ３１の端子３１Ｂに導かれる。１／４分
周回路３０とスイッチ３１とは読み出しクロック発生回
路５１を構成する。

第４図のごとく、読み出し制御回路２０１は、読み出し
用の垂直同期信号３２を入力して偶数フィールドの垂直
同期信号から２５５．５　Ｈ遅延した時点と、奇数フィ
ールドの垂直同期信号から２５６．０　Ｈ遅延した時点
とに、読み出しアドレスリセット信号３４を出力する。

更に、デュアルポートメモリ６のＯ番地からの読み出し
を開始してから２Ｈ遅延した時点から１２Ｈ遅延した時
点までのＩＯＨ期間、スイッチ３１を切り替える信号３
５を出力する。

Ｑ　子３１　Ｃに、このＩＯＨ期間は端子３１日のクロ
ック（９／４ｆｓｃ）を導き、それ以外の期間は端子３
１Ａのクロック（ｃｇｓｃ）を導くことにより、読み出
しクロック３６を得る。１／３分周回路３７は、読み出
しクロック３６を１／３に分周し、Ｄ／Ａ変換器１ｏと
４−６ビツト変換器８とに信号線３８を通して供給する
。出力ビデオ信号１１のサンプリング周波数は、書き込
み時と同様に、通常は色副搬送波の３倍（３ｔ、ｃ）で
、垂直ブランキング期間内のＩＯＨの期間は色副搬送波
の３／４倍（３／４ハＣ）になる。１／２分周回路３９
は、読み出しクロック３６を１／２に分周し、４−６ビ
ツト変換器８と読み出しアドレス発生回路４１とに信号
線４０を通して供給する。読み出しアドレス発生回路４
１は、読み出しアドレスリセット信号３４でリセットさ
れ、クロック４ｏに従ってアドレスを更新し、デュアル
ポートメモリ６へアドレス線４２を通して読み出しアド
レスを供給する。

上記した例は、ＮＴＳＣ方式によるものであるが、第５
図は本発明をＰＡＬ方式に適用した他の実施例を示して
いる。

この例では、ＰＡＬ方式のテレビ信号を色副搬送波（す
ｓｃ＝　（２８４４＋士）九）の３倍のサンプリングク
ロックで標本化し、その標本値を８ビツトで量子化され
た映像信号１フイールドを、一般的なメモリ容量である
Ｉ　Ｍ　（１，０４８，５７６）ｂｉｔＲＡＭを２個使
用して記憶する。厳密には、■フィールドは３１２．５
　ラインから構成されているが、前記の実施例と同様に
、メモリには３１３ライン書き込み、３１２と３１３ラ
インの読み出しを交互に繰り返すことにより、平均的な
フィールド周波数を合致させるものとする。この場合、
１フイールド（３１３ライン）を記憶するのに必要なメ
モリ容量は、＋／ ８　（ビット　／サンプル）　　　Ｘ　　（２８４−■
＋７Ｈ）×　３　（サンカシ／ライン）Ｘ３１３（ライ
ン）−２，１３１，５４２（ビット）となり、一般的な
メモリ容量であるＩ　Ｍ　（１，０４８，５７６）ｂｉ
ｔＲＡＭを２個使用しても、 １．０４８，５７６　　Ｘ　　２　−２．１３１，５４
２　　＝３４，３９０（ヒツト）不足する。

一方、前記の実施例と同様に、ｈラインの期間だけサン
プリングクロックを１　／　ｎに低減すると、節約され
るメモリ容ｆｆ１Ｍ　（ビット）は下記の通りになる。

Ｍ＝８Ｘ（２８４−Ｔ＋百）Ｘ３Ｘ　（１−丁）Ｘｈ従
って の期間、サンプリングクロックの周波数を１　／　ｎに
低減すれば、２個のＩ　Ｍｂｉｔ　ＲＡＭの中に、３＋
ｓｃサンプリングで、８ビツト量子化のＰＡＬ方式のテ
レビ信号の１フイールド（３１３ライン）を記↑、へす
ることが可能となる。ｎ＝４の場合、サンプリングクロ
ックを低減すべき期間は約６．７　ライン以上となり、
前記の実施例と同様に１０ラインの期間低減すれば十分
である。

第５図は、この実施例を実現するためのブロック図で、
１Ｍビット（４Ｘ　２６２．１４４）のデュアルポート
メモリを２個（６Ａ、６Ｂ）を用いること、Ａ／Ｄ変換
器２とＤ／Ａ変換器１０とが８ビット精度のものに代わ
ったこと、６−４ビツト変換器４．４−６ビツト変換器
８及び１Ｘ２分周器２５．３９が省略されたこと以外、
基本的な構成と動作は前記の実施例（第１図）と変わら
ない。８ピツ）Ａ／Ｄ変換器２の出力と２個のデュアル
ポートメモリ６Ａ、６日のデータ入力、及び２個のデュ
アルポートメモリ６Ａ、６Ｂのデータ出力と８ピツ）Ｄ
／Ａ変換器１０の入力とが、それぞれ信号線３Ａ、３Ｂ
、３Ｃ１３Ｄ、３日、３Ｆ、　３Ｇ。

３Ｈ及び信号線９Ａ、９Ｂ、９Ｃ２９Ｄ、９日、９Ｆ、
９Ｇ、９Ｈで直結され、同じ速度（３ｊｓｃ）で動作す
る。

また、前記実施例のタイムチャート（第４図）も基本的
には変わる所がないが、１フイールドのライン数が２６
２．５（Ｎ　Ｔ　Ｓ　Ｃ方式）から３１２．５（Ｐ　Ａ
Ｌ方式）に増加したことにともない、書き込み制ｉｎ回
路２００及び読み出し制御回路２０１力化出力される各
信号１９．２０．２１．３４．３５が前例に比較して５
０ライン程遅延して出力されるだけでよい。

なお、上記の各側において用いたデュアルポートメモリ
６．６Ａ、６Ｂは、公知の１Ｍビットフィールドメモリ
（例えば、テキサス・インスツルメンツ社製の７ＭＳ４
Ｃ１０５０）からなっていてその詳細は説明しない。但
し、その基本構成及び動作を以下に述べておく。

第６図において、ＷＥは、書き込みデータ制御用外部入
力信号であり、ＷＥが“Ｈｎである限り、Ｉ）＋ｎから
入力されたデータは有効データとして本装置に書き込ま
れる。ＤＩＮは、データを入力するための入力端子であ
る。Ｒ３ＴＷは、書き込みデータの先頭を知らせるため
の入力信号であり、Ｒ３ＴＷの立ち上がりエツジでデー
タの先頭を知らせる（第４図参照）。５ＷＣＫは、書き
込みサイクルを制御するクロックである。

ＲＥは、読み出しデータ制御卸用入力信号であり、ＲＥ
が°“Ｈ゛である限り、データはシリアルリードクロツ
タ５ＲＣＫに同期してり。ｕｌから出力される。

Ｒ３ＴＲは、読み出しデータの先頭を呼び出すための信
号であり、Ｒ３ＴＲの立上がりエツジで読み出しデータ
の先頭を知らせる（第４図参照）。

デー　中−′入みφ ■、まず、Ｒ３ＴＷ入力信号を“Ｌ　ＩＩから“１１゛
に変化させ、装置内部のデータ書き込みアドレスをＯ番
地にセットする。装置内部では、次のような一連の動作
が行′われる。まず、Ｒ３ＴＷの立上がりエツジを適当
な回路で検出し、リセットが発生したことを入力ライン
セレクタ６０に知らせる。

この入力ラインセレクタは、その信号を受けて、Ｉｌｏ
　（Ａ）をＩＮと電気的に接続する。ｌ１０（Ｂ）及び
ＩＮＤはＩＮとは電気的に切り離された状態にする。同
時に、Ｉｌｏ　（Ｂ）につながっているＢラインバッフ
ァ６１のデータトランスフアゲートＴ６□、ＴＧｌ２及
びＩＮＤに接続されている書き込み用ラインバッファ６
２のデータトランスファゲートＴＧｗ＋　”Ｔｃｗａは
オフになる。即ち、Ｂポインタ６３及びライト・アドレ
スポインタ６７はリセット状態になる。Ａポインタ６４
は０番地を示す、即ち、Ｔ　Ｇ　ａ　ｒをオンさせる。

これによりデータ人力バッファ６５のデータはＩＮから
１／Ｎ（Ａ）を経て、Ａラインバッファの（１地に書き
込まれる。

■、５ＷＣＫに同期して、順次Ａラインバッファ６６の
各番地にデータが書き込まれてゆく。

■、Ａラインバッファ６６のすべての番地にデータが書
き込まれたら、Ａポインタ６４から、データ伝達経路切
り換え要求が入力ラインセレクタ６０に伝えられ、入力
ラインセレクタは、Ｉｌｏ　（Ａ）をＩＮから切り離し
、ＩＮＤをＩＮに接続する。

■、５ＷＣＫに同期して、ライト・アドレスポインタ６
７はＴ、ｗｌ、ＴＧｌ、ｌｚ・・・・・・・・・と順次
書き込み用ラインバッファ６２のデータトランスファゲ
ートをＯＮさせてゆき、“ＤＩＮ”からの入力を書き込
み用ラインバッファに書き込んでゆく。

■、ライト・アドレスポインタ６７がＴ”ａｗｚをＯＮ
させると同時に、書き込み用ラインバッファ６２の前半
分に書き込まれたデータをダイナミックメモリーアレイ
６８に書き込むための書き込み要求信号ＷＲＱを発生さ
せ、リード／ライト／リフレッシュコントロール回路（
アービタ回路）６９に伝える。

■、あとは、行カウンタ７０の番地を１つずつ増やすこ
とによって最大ＤＲＡＭの容量まで、順次データの書き
込みを続けることができる。

途中で、再びＲ３ＴＷにより、リセット要求が発生した
ら、それを同様に入力ラインセレクタ６０に伝える−が
、今度は、Ｉｌｏ　（Ｂ）が■〜と接続され、Ｉｌｏ　
（Ａ）及びＩＮＤはＩＮから切り離されることになる。

そして、Ｂラインバッファ６１のすべての番地にデータ
が書き込まれたら１、■と同様の動作によって、Ｉｌｏ
　（Ｂ）をＩＮから切り離し、ＩＮＤがＩＮと接続され
、以下同様にデータ書き込みは進行してゆく。

次のＲ３ＴＷでは、ｌ１０（Ａ）がＩＮと接続されるこ
とになる。即ち、Ｉｌｏ　（Ａ）とｌ１０（Ｂ）は、Ｒ
３ＴＷごとに以前選択されてなかった方のラインがＩＮ
と接続されるという、トグル形式の関係になっている。

また、Ａラインバッファ６６及びＢラインバッファ６１
はともに、完全スタティック型のメモリー素子で構成さ
れている。このような構成にしたのは、データの読み出
しと深い関係があるので、理由づけはデータ読み出しの
動作説明のところで行う。

デ：浸りえみ辿ユ］丸１ データ読み出しの手順は次のようになる。

■、Ｒ３ＴＲを“Ｌ”からＩＩ　ＨＩＩに変化させ、装
置内部のデータ読み出しアドレスを０番地にセットする
。内部では、Ｒ３ＴＲのエツジを検出し、リセットが発
生したことを出力ラインセレクタ７１とアービタ回路６
９に知らせる。出力ラインセレクタはその信号を受けて
、Ｉｌｏ　（Ａ）又はｌ１０（Ｂ）をＯＵＴと接続する
。このとき、データ書き込みがＩｌｏ　（Ａ）又はＩｌ
ｏ　（Ｂ）を介して行われていたなら、出力う、インセ
レクタ７１は、データ書き込みに使われていない方のラ
インをＯＵＴと接続する。これは、Ｒ３ＴＷとＲ３ＴＲ
の間隔が決められた長さ以内の場合には、旧データの読
み出しの探偵を意味する。これは、ダイナミック型の主
記憶素子部に蓄えられたデータの読み出し動作との間に
矛盾を生じさせない為であり、これについては後述する
。もし、Ｉｌｏ　（Ａ）又はＩｌｏ　（Ｂ）のいずれも
がＩＮと接続されていない場合には、Ｒ３ＴＷで最も近
いものによって、使用された側のラインがＯＵＴに接続
される。この場合、新データの読み出しを意味し、Ｒ３
ＴＷが次に発生するまでは、常に繰り返し飄じデータを
読み出すことになる。また、Ｒ３ＴＲは、使用者側によ
り外部から入力されるものであるから、Ｒ３ＴＲの発生
は予測できない、Ｒ３ＴＲに速やかに応答するためには
、高速読み出しが可能なスタティック型メモリーが適し
ているので、本例ではスタティック型メモリーを採用し
た。スタティツク型にすると集積度は低下するが、Ａラ
インバッファ及びＢラインバッファのメモリー容量は１
００ビツト程度でよいので、全体からみた装置寸法への
影響は無視できるくらい小さい。

さて、アービタ回路６９に伝えられたＲ３ＴＲ信号は、
ダイナミックメモリーアレイ６８に書き込まれたデータ
を読み出し用ラインバッファ７２に読み出すための読み
出し要求信号ＲＲＱを発生させ、必要期間内に必要情報
の読み出しを行わせる。これは、現在読み出しているＡ
ラインバッファ又はＢラインバッファのデータがすべて
読み出された後に、続くデータを準備するものである。

■、５ＲＣＫに同期して、順次Ａ又はＢラインバッファ
のデータが読み出され、Ａ又はＢラインバッファの最後
のアドレスまでデータを読み終えたら、 ■、Ａ又はＢポインタからデータ伝達経路切り換え要求
が出力う、インセレクタに伝えられ、ＯＵＴは０ＵＴＤ
に接続される。

τ゛ ■、■７既に読み出し用ラインバッファの前半部分には
、次に読み出すべきデータがローディングされているか
ら、ＯＵＴには、連続して間断なくデータが読み出され
てゆく、リードポインタ７３がＴＧ＊ｌをＯＮすると同
時に、読み出し用ラインバッファ７２の後半部分に必要
なデータをダイナミックメモリーアレイ６８から読み出
す為に、再びＲＲＱを発生させ、アービタ回路に入力す
る。

なお、Ｒ３ＴＲを繰り返し入力することで、同じ一連の
データを繰り返し読み出すことができる。

第６図の回路では、リフレッシュは、発振器７４の発振
周波数を適当なカウンターを用いて分周し、適切な周期
でリフレッシュ要求信号ＲＦＲＱをアービタ回路６９で
作り出すことにより実行する。

こうして、外部信号によることなく内部回路によってリ
フレッシュ動作を達成している。

次に、第１図に使用するＡ／Ｄ変換器２は公知のコンバ
ータ（例えば、テキサス・インスツルメンツ社製のＴＬ
５５０１）からなっていてよく、またＤ／Ａ変換器１０
も公知のコンバータ（例えば、テキサス・インスツルメ
ンツ社製のＴＬ５６０１）からなっていてよい。その他
、各分周回路等も公知の構成であってよい。

また、第１図に使用する６−４ビツト変換器４は第７図
のように、４−６ビツト変換器８は第８図のように構成
することができる。

第７図の６−４ビツト変換器４は、Ａ／Ｄ変換器２より
出力された６ビツト幅のデータ（３Ａ〜３Ｆ）を１．５
倍の変換レートによって４ビット幅のデータ（５Ａ〜５
０）に変換し、メモリー６に対して出力する。これは、
同時間内（ここでは、３す３．×２若しくは０．７５　
ｆ　ｓｃＸ　２　）に、３１０．７５チ５．のクロック
に同期した２列の入力６ビット幅データをビット単位に
て遅延、保持を行い、そしてそのクロック周期の１／３
周期の制御信号によって選択し、３列の出力４ビット幅
データに変換する処理を行う。

なお、第７図中、使用されている回路素子（例えば７４
ＬＳ３７９）は、テキサス・インスッルメンツ社発行の
「ザ・バイポーラ・ディジタル・インテグレーテッド・
サーキッッ・データブック（Ｔｈｅ　Ｂｉｐｏｌａｒ　
Ｄｉｇｉｔａｌ　　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕ
ｉｔｓＤａｔａ　Ｂｏｏｋ　）　Ｊ　　（１９８６年）
に夫々記載されているＴＴＬ等であり、同資料によって
その構成、機能、動作は公知であるから、ここでは説明
を省略する。

以下の第８図〜第２１図においても、図示した素子の下
部位置に表示した文字（７４ＬＳ２５７）等は、やはり
上記と同様に、上記データブックに記載された公知の素
子名を示しており、その説明は省略している。

また、第８図の４−６ビツト変換器８は、メモリー６よ
り出力された４ビット幅のデータ（７Ａ〜７Ｄ）を１　
／１．５倍の変換レートによって６ビツト幅のデータ（
９Ａ〜９Ｆ）に変換し、Ｄ／Ａ変換器１０へ出力する。

これは、同時間内（ここでは、３戸、×２若しくは０．
７５す５ｃＸ２）に、４．５／１．１２５　　　ｃのク
ロックに同期した３列の入力４ｔ３　　、 ビットデータをビット単位にて遅延、保持を行い、そし
てそのクロック周期の３倍の周期の制御信号によって選
択し、２列の出力６ビット幅データに変換する処理を行
う。

以上の６−４ビツト変換及び４−６ビツ１、変換を連続
して処理することにより、連続した信号への対応を可能
としている。

第９図は、書き込み用クロック制御回路１８をはじめ、
四き込み制御のための各回路１４．１５．２３．１０２
．１０３．１０４を示したが、ここでは、クロック発生
回路１２では４．５　ｆｓｃのクロックが発生される場
合（分周回路２３は１　／１．５分周回路であり、従っ
てＪｓｃのサンプリング周波数を得る）を示しており、
既述した９ｊｓｃのクロックを使用した場合と同様の効
果を得ることができる。また、この場合、分周回路２５
は省略される。

第９図の書き込み制御回路１８は、書き込み制御の為の
クロック切り換えタイミング信号、書き込み用垂直同期
信号の同期化信号及び読み出し禁止信号を作っている。

回路１４はクロックの発生回路であり、カラー・サブキ
ャリアにロックされた４、５１５ｃ１３より分周し、各
種のクロックを発生する。この回路は書き込み／読み出
し共用となる。回路１５はメモリー６の書き込みに用い
られるシリアル・ライト・クロック２６の為の周波数切
り換え回路である。この切り換えによって、垂直ブラン
キング期間近傍のクロック周波数を１／４（ｔ、ｔ２５
　（ＳＣ）に減少させてメモリー６に書き込むことがで
きる。また、回路２３は上記によって作られたシリアル
・ライト・クロック２６　（４，５／１．１２５　ｆ　
ｓｃ）よりＡ／Ｄ変換器２のクロック２４（３１０，７
５戸、）を作る回路であり、１／３分周回路を有してい
る。また、この１／３分周回路とＮＡＮＤとの組み合わ
せによる２／３分周回路で、６−４ビツト変換回路４の
制御信号１００の発生を併せて行っている。

第１０図は、第１図中の書き込み制御回路１０２の一部
であり、ｏｄｄ　／ｅｖｅｎ判定回路とＲＥＦ３０の回
路を示している。

第１１図の回路１０２は、メモリー６への書き込み制御
信号を作り出す為の基本となる信号（ＶＤＦＷ１０５）
の発生回路を示している。ＮＴＳＣコンポジットビデオ
信号は１フィールド２６２．５本の水平同期信号（Ｈ）
から成り立っているのであるが、ここでは、メモリー容
量を１フイ一ルド分と限定し、かつ０．５　Ｈのスキュ
ーを発生させない処理を要求される為に、１フイールド
当たり２６２本の水平同期信号（２６２Ｈ）と２６３木
の水平同期信号（２６３Ｈ）から成り立つ２つのフィー
ルドを必要とする。そして、この異なるフィールドを繰
り返すことにより、垂直同期信号の周波数は本来の６０
Ｈｚを維持できる。この２６２　Ｈ／２６３　Ｈのタイ
ミングを作り出す信号がＶＤＦＷ１０５である。

第１２図の回路１０３は、外部制御信号１０６の組み合
わせ回路である。この回路によって、メモリー６の書き
込みをＭ／Ｓ信号１０７により外部から任意に制御可能
となり、動画、静止画、ストロボ画を実現できる。

第１２図の回路１０４は、メモリー制御信号Ｒ３ＴＷ１
９、ＷＥ２０の発生回路である。これらの信号によりメ
モリー６はデータ（５Ａ〜５Ｄ）の書き込みを行う。

第１３図〜第１５図に示す回路は夫々次の通りである。

第１３図は第１１図中のＳＹＳＴＥＭ４に相当する。

第１４図は第９図中のＳＹＳＴＥＭ６に相当する。

第１５図は第１１図中のＳＹＳＴＥＭ５に相当する。

第１６図は、読み出し用クロック制御回路３３を含む読
み出し制御のための回路構成を示す。ここでは、読み出
し用クロック２９は４．５５　ｓｃの周波数とした（分
周回路３７は１　／１．５分周回路となる）が、既述し
た９ｆｓｃのクロックを使用した場合と同様の効果を得
る。また、この場合、分周回路３９は省略される。

第１６図の読み出し制御回路３３は、読み出し制御の為
のクロック切り換えタイミング信号及び読み出し用垂直
同期信号の同期化信号を作っている。回路３１は、メモ
リー６の読み出しに用いられるシリアル・リード・クロ
ック４０の為の周波数切り換え回路を示している。この
切り換えによって、メモリー６に記憶されたデータと同
様に、垂直ブランキング期間近傍のクロック周波数を１
／４に減少させて読み出す事ができる。また、回路３７
は上記によって作られたシリアル・リード・クロック４
０　（４，５／１．１２５すｓｃ）よりＤ／Ａ変換器１
０用のクロック３８　（３１０，’７５ｆ−ｃ）を作る
回路であり、１／３分周回路を有している。また、この
１／３分周回路とＮＡＮＤとの組み合わせにより、４−
６ビツト変換回路８の制御信号１０１の発生を併せて行
っている。

第１７図〜第１９図に示す回路は夫々次の通りである。

第１７図は第２０図中のＳＹＳＴＥＭ５に相当する。

第１８図は第２０図中のＦ３４Ｂ３に相当する。

第１９図は第１６図中のＳＹＳＴＥＭ６に相当する。

第２０図の読み出し制御回路１０４は、メモリー６への
読み出し制御信号を作り出す為の基本となる信号（ＶＤ
ＰＲ）の発生及びメモリー制御信号Ｒ３ＴＲ３４の発生
回路を示している。この■ＤＦＲ信号に関しても、書き
込み側ＶＤＦＷ信号と同様、２６２　Ｈ／２６３　Ｈの
フィールド処理を行う上において必要とされる信号であ
り、読み出し用の垂直同期信号（２６２，５Ｈ／フィー
ルド）が作られる。

第２１図は書き込みフィールド判定回路である。

以上に述べた例は、本発明の技術的思想に基づいて更に
変形が可能である。

例えば、上述の実施例で説明したメモリは必ずしもデュ
アルポートメモリでなくても良く、シングルポートメモ
リを使用して、書き込みと読み出し動作を交互に行うよ
うにしても本発明は実現可能である。また、デュアルポ
ートメモリを使用することにより、書き込みクロックと
読み出しクロックとが完全に非同期状態でも動作に支障
はなく、さらに書き込み信号の垂直同期信号と読み出し
側の垂直同期信号とは必ずしも同期している必要もない
。

上述の実施例はｎ＝４とし、垂直ブランキング期間中の
ｘｏ［，１１間のサンプリングクロックを１／４に低減
する例を述べたが、ｎは４である必要はなく、任意の値
を選択可能である。その場合、既述した式で計算される
ｈ（ｈζ６．９）−？Ｔ）の期間、サンプリングクロッ
クを１／ｎに低減することにより本発明を実施すること
ができる。

また、各回路部の構成やその動作も種々変更してよい。

上述の例は、■フィールド分のスチル画像が連続して得
られるようにしたものであるが、第４図において書き込
みイネーブル２０とスイッチ切り換え２１とを他のフィ
ールドについても適用することによって例えばストロボ
画像を得ることができる。その他、目的に応じて種々の
画像信号を発生させることができる。

へ０発明の作用効果 本発明は上述の如く、書き込まれる映像信号の垂直ブラ
ンキング期間内の所定期間、前記書き込みクロックの周
波数及び標本化周波数を１　／　ｎ（但し、ｎ〉１）に
低下させ、かつ前記書き込みクロックの周波数を１　／
　ｎに低下させた部分の映像信号を前記記憶素子より読
み出す際に、読み出しクロックの周波数を１／ｎ（但し
、ｎは前記したものと同じ）に低下させているので、記
憶素子の容量を増やす或いは追加することなしに低消費
電力で映像信号のメモリ、及びその再生を実現すること
ができる。

【図面の簡単な説明】 図面は本発明の実施例を示すものであって、第１図は静
止画回路のブロック図、 第２図、第３図はビット変換のアルゴリズム、第４図は
静止画回路のタイミングチャート、第５図は他の静止画
回路のブロック図、　　　。 第６図は記憶素子のブロック図、 第７図は６−４ビツト変換器の回路図、第８図は４−６
ビツト変換器の回路図、第９図は書き込み用クロック制
御回路を含む回路部の回路図、 第１０図、第１１図、第１２図、第１３図、第１４図、
第１５図は書き込み制御のための回路の各回路図、 第１６図は読み出し用クロック制御回路を含む回路部の
回路図、 第１７図、第１８図、第１９図、第２０図は読み出し制
御のための回路の各回路図、 第２１図は書き込みフィールド判定回路である。 なお、図面に用いられている符号において、１・・・・
・・・・・入力ビデオ信号 ２・・・・・・・・・（６ビツ））Ａ／Ｄ変換器４．８
・・・・・・・・・ビット変換器６．６Ａ、６Ｂ・・・
・・・・・・メモリ１０・・・・・・・・・（６ビツ）
）Ｄ／Ａ変換器１１・・・・・・・・・出力ビデオ信号
１２・・・・・・・・・バーストロッククロツタ発生回
路１４．２３．２５．３０．３７．３９ ・・・・・・・・・分周回路 １５．３１・・・・・・・・・スイッチ１６・・・・・
・・・・垂直同期分離回路１８・・・・・・・・・書き
込み用クロック制御回路２７・・・・・・・・・書き込
みアドレス発生回路３３・・・・・・・・・読み出し用
クロック制御回路４１・・・・・・・・・読み出しアド
レス発生回路１０２・・・・・・・・・凹き込み制御回
路１０３・・・・・・・・・外部制御回路１０４・・・
・・・・・・読み出し制御回路２００・・・・・・・・
・書き込み、制御回路部２０１・・・・・・・・・読み
出し制御回路部である。

Claims (1)

1. 【特許請求の範囲】 １、映像信号を標本化して記憶素子に書き込み、この書
   き込まれた信号を読み出すことによって所定の画像信号
   を得る画像信号発生回路において、 （ａ）、前記映像信号に含まれる垂直同期信号を検出す
   る検出回路部と、 （ｂ）、この検出された垂直同期信号から所定のタイミ
   ングで前記記憶素子の書き込みアドレスをリセットし、
   前記映像信号を書き込みクロックに従って前記記憶素子
   に書き込む書き込み制御回路部と、 （ｃ）、前記の書き込まれる映像信号の垂直ブランキン
   グ期間内の所定期間、前記書き込みクロックの周波数及
   び標本化周波数を１／ｎ（但し、ｎ＞１）に低下させる
   書き込みクロック発生回路部と、 （ｄ）、所定のタイミングで前記記憶素子の読み出しア
   ドレスをリセットし、前記の書き込まれた信号を読み出
   しクロックに従って前記記憶素子より読み出す読み出し
   制御回路部と、 （ｅ）、書き込み時に前記書き込みクロックの周波数を
   １／ｎに低下させた部分の映像信号を前記記憶素子より
   読み出す際に、読み出しクロックの周波数を１／ｎ（但
   し、ｎは前記したものと同じ）に低下させる読み出しク
   ロック発生回路部と を有することを特徴とする画像信号発生回路。