JPH01309496A - 数値制御装置の選択装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は複数の制御ユニットのうちの１つを選択して
操作表示器に接続する制御ユニット選択回路、特にデジ
タル信号及びアナログ信号の２種類の信号路の選択開閉
を行う制御ユニット選択回路に関するものである。

［従来の技術］ 第５図は従来の制御ユニット選択回路のブロック図であ
り、図において（１）は選択スイッチ、（２−１，）　
、（２−２）はチャタリング除去回路、（２０−］）、
（２０−２）はゲート回路、（５０）は＃１制御ユニッ
ト、（６０）は＃２制御ユニット、（１，００）は操作
表示器である。

第５図の動作を説明する。選択スイッチ（１）は＃１制
御ユニット（５０）又は＃２制御ユニット（６０）のい
ずれかを選択して操作表示器（１００）とデジタル信号
の伝達を行わせるための選択スイッチである。いま同図
においては選択スイッチ（１）から接地信号である選択
制御信号かチャタリング除去回路（２−］）を介してゲ
ート回路（２０−１）に供給されている状態を示してい
る。ゲート回路（２０−１）は駆動されると＃１制御ユ
ニット（５０）と操作表示器（１００）の間のデジタル
信号路を接続し、デンタル信号の双方向伝送を可能とす
る。

第６図は数値制御装置における構成例を示す図であり、
図において、（５０）は＃１制御ユニット、（７０）は
サーボアンプ、（８０）はサーホモータ、（９０−１）
〜（９０−３）はユニット間ケーブル、（１，００）は
操作表示器である。＃１制御ユニット（５０）はユニッ
ト間ケーブル（９０−１，、）、（９０−２）により操
作表示器（１００）とサーボアンプ（７０）に接続され
、サーボアンプ（７０）はさらにユニット間ケーブル（
９０−３）によりサーボモータ（８０）と接続されてい
る。また＃１制御ユニット（５０）には、マイクロプロ
セッサ（以下ＣＰＵという）カート（５１）、メモリカ
ード（５２）、マシンコントロールカード（５３）、ボ
ードコントロールカーＦ（５４）等のカートか内蔵され
ている。＃２制御ユニット（６０）も同様のカードによ
り構成されている。

［発明か解決しようとする課題］ 上記のような従来の制御ユニット選択回路では、デジタ
ル信号（一般にはＯＶ又は＋５ＶのＴＴＬレベルのデン
タル信号か多い）のみを取扱い、回路開閉素子として半
導体ケ−１・素子を使用していた。従って複数の制御ユ
ニットのうちの１つを選択して操作表示器との間てデン
タル信号の伝送を行う場合は問題はないか、ビデオ信号
等のアナログ信号の選択切換えかできないという問題点
かあった。例えば操作表示器にはＣＲＴ等の画像表示器
か内蔵される場合か多く、複数の制御ユニットのうちの
１つを選択し、該選択された制御ユニットから伝送され
る画像情報を美しく切換えたい場合に、同期信号とビデ
オ信号との切換タイミングが適切でなく、満足できない
という問題かあった。

この発明はかかる問題点を解決するためになされたもの
で、デジタル信号とアナログ信号の両方の信号の選択切
換を可能とし、さらに両方の信号の切換タイミングを改
善して、ビデオ信号の選択切換時にはＣＲＴに表示され
る画像を美しく切換えることか可能な制御ユニット選択
回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係る制御ユニット選択回路は、複数の制御ユ
ニットのうぢの１つを選択して共通の操作表示器に接続
する制御ユニット選択回路において、前記複数の制御ユ
ニットのうちの１つを選択する選択信号を発生する選択
器と、前記選択器から出力される選択信号を一定時間遅
延させて第１の選択制御信号として出力する第１の遅延
回路と、前記第１の遅延回路から出力される第１の選択
制御信号をさらに一定時間遅延させてその遅延信号を出
力する第２の遅延回路と、前記選択器から出力される選
択信号と前記第２の遅延回路から出力される遅延信号と
の論理積を演算し、その演算結果を第２の選択制御信号
として出力する論理積回路と、前記複数の制御ユニット
毎に該制御ユニットと前記共通の操作表示器間のデジタ
ル信号路に設けられ、前記第１の遅延回路から出力され
る第１の選択制御信号により選択駆動され、前記デジタ
ル信号路の開閉を行うデジタル信号開閉器と、前記複数
の制御ユニット毎に該制御ユニットと前記共通の操作表
示器間のアナログ信号路に設けられ、前記論理積回路か
ら出力される第２の選択制御信号により選択駆動され、
前記アナログ信号路の開閉を行うアナログ信号開閉器と
を備えたものである。

［作用］ この発明においては、選択器から出力される選択信号を
第１の遅延回路を介して出力する第１の選択制御信号に
より、選択された制御ユニットと共通の操作表示器間の
デジタル信号路の接続を行う。また第１の選択制御信号
を第２の遅延回路を介して出力するさらに遅延した信号
と前記選択器から出力される選択信号との論理積信号を
第２の選択制御信号として、選択された制御ユニットと
共通の操作表示器間のアナログ信号路の接続を行う。

次に接続回路の切離しを行う場合は、選択器から出力さ
れる非選択信号によってそれまで選択されていた制御ユ
ニットからのアナログ信号路を直ちに切離し、また非選
択信号を第１の遅延回路を介して遅延した非選択信号に
よってそれまで選択されていた制御ユニットからのデジ
タル信号路を切離すように作用する。

［実施例］ 第１図はこの発明の選択制御信号発生回路の一実施例を
示すブロック図であり（１−１）は選択スイッチ、（２
−１）　、（２−２）　−（２−ｎ）はチャタリング除
去回路、（３−１）　、（３−２）　−（３−ｎ）は第
１の遅延回路、（４−１）　、（４−２）・・（４−ｎ
）は第２の遅延回路、（５−１）　、（５−２）−（５
−ｎ）はＡＮＤ回路、（１１，−１）、（ＩＩ−２）、
（＋２−］）、（１２−２）−（Ｉｎ−１）、（１，ｎ
−２）は端子である。

第１図の動作を説明する。いま選択スイッチ（１−１，
）か＃１制御ユニットを選択する位置に設定されたとす
る。選択スイッチ（１−］）から接地信号（ＯＶ）かチ
ャタリング除去回路（２−１，）に入力し、該回路（２
−１）でチャタリンクか除去され、その出力信号は第１
の遅延回路（３−１）と論理積回路（５−１）に供給さ
れる。第１の遅延回路（３−１）は入力信号を時間ｔま
たけ遅延させた信号を出力し、端子（＋１−１．）より
第１制御ユニツト用の第１選択制御信号として外部に供
給すると同時に、第２の遅延回路（４−１）に供給する
。第２の遅延回路（４−１）は入力信号を時間ｔまたけ
遅延させた信号を出力し、論理積回路（５−１，）に供
給する。論理積回路（５−１）はチャタリング除去回路
（２−１）と第２の遅延回路（４１）とから入力される
２信号の論理積演算を行い、その演算結果を端子（Ｉｆ
−２）より第１制御ユニット用の第２選択制御信号とし
て外部に供給する。

具体的な適用例としては、例えば第１の制御ユニットか
らＣＲＴ付き操作表示器にＣＲＴ関連信号を選択接続す
る場合に、最初節１の選択制御信号によりＣＲＴの垂直
同期信号と水平同期信号を選択接続し、次に一定時間遅
延した第２の選択制御信号によりビデオ信号を選択接続
するようにする。

このようにデジタル信号である同期信号とアナログ信号
であるビデオ信号に時間差をもたせて選択接続すること
によりＣＲＴの画面を美しく切換えることができる。

第２図は第１図の選択制御信号発生回路の一系統の詳細
な回路図であり、（１）は選択スイッチ、（２）はチャ
タリング除去回路、（３）は第１の遅延回路、（４）は
第２の遅延回路、（５）は論理積回路、（６−１）〜（
６−６）はインバータ、（７）はＡＮＤゲート、（８−
１）〜（８−４）は抵抗器、（９−］、）〜（９−３）
はコンデンサ、（１０−１）、（１０−２）は端子であ
る。

第３図は第２図の動作を説明するための波形図である。

第３図を参照し第２図の動作を説明する。選択スイッチ
（１）は選択されていないとき回路は開、選択されたと
き回路は閉となる。いま選択スイッチ（１）か選択され
たとすると、接地信号がチャタリング除去回路（２）に
入力される。チャタリング除去回路（２）は、インバー
タ（［１−１）　、抵抗器（８１）　、（８−２）　、
コンデンサ（９−１）より構成され、積分回路となって
いる。従って第３図（ア）に示される選択スイッチ（１
）の出力信号からチャタリングが除去され、時間が多少
遅延した信号とし同図（イ）に示されるチャタリング除
去回路（２）の出力信号か得られる。チャタリング除去
回路（２）の出力信号は第１の遅延回路（３）と論理積
回路（５）に供給される。第１の遅延回路（３）は抵抗
器（８−３）とコンデンサ（９−２）とよりなる積分回
路とインバータ（６−２）より構成され、信号の入出力
間に遅延時間１１の発生とインバータ（６−２）による
信号反転か行われる。第３図（つ）に前記積分回路の出
力であるインバータ（Ｂ−２）の入力信号と、同図（１
）に第１の遅延回路（３）から端子（１０−１）に出力
されるＬｏｗ　Ａｃｔｉｖｅ信号である第１選択制御信
号か示されている。第１の遅延回路（３）の出力信号は
端子（１Ｏ−１）に出力されるほか、インバータ（［１
−３）を介して第２の遅延回路（４）に供給される。第
２の遅延回路（４）は第１の遅延回路（３）同一構成で
あり、同様に信号の入出力間には遅延時間ｔ２の発生と
信号反転が行われる。第３図（力）にこの第２の遅延回
路（４）の出力信号か示されている。第２の遅延回路（
４）の出力信号はインバータ（６−５）を介して論理積
回路（５）か内蔵するＡＮＤケート＜７）の一方の入力
端子に人力される。ＡＮＤケート（７）の他方の入力端
には既にチャタリング除去回路（２）の出力信号か入力
されているので、ＡＮＤゲート（“７）により両信号の
論理積か演算され、この演算結果をＬｏｗ　Ａｃｔｉｖ
ｅ信号とするためインバータ（６−６）を介して端子（
１０−２）より第２選択制御信号として出力される。こ
の第２；ｊ１択制御信号が第３図（キ）に示されている
。

次に選択スイッチ（１）の回路か開となり選択されなく
なったとすると、チャタリング除去回路（２）、第１の
遅延回路（３）、第２の遅延回路（４）のそれぞれの回
路に内蔵された積分回路のコンデンサ（９−１）　、（
９−２）　、（９−３）に蓄積された電荷か放電され、
積分回路の出力電圧か次段に接続されるインバータのス
レッンユホールトレベル以下となってから信号の反転か
発生する。従って選択スイッチ（１）の回路か開となっ
てからそれぞれの信号か反転するまで一定の遅延時間を
生しる。いま第１の遅延回路（３）では時間ｔ　１第２
の遅延口路（４）では時間ｔ４の遅延時間か発生したと
する。

この状態か第３図（ア）〜（キ）に示されている。

さていま第３図（イ）に示されるチャタリング除去回路
（２）の出力信号を時間的な基準信号と考えると、端子
（１０−１）より出力される第１選択制御信号は基準信
号より時間ｔ１遅れて有効となり、基準信号より時間ｔ
３遅れて無効となる。一般に両者の時間関係はｔ　　＞
　ｔ　３となるように設定されす る。これは選択切換の過度期に前回選択されていた制御
ユニットからの信号路を先に開として、次に今回新規に
選択された制御ユニットからの信号路を閉とするためで
ある。また端子（１０−２）より出力される第２選択制
御信号は基準信号より時間ｔ　＋ｔ２遅れて有効となり
、基準信号と同時に時間遅れなく無効となる。従って第
２の選択制御信号の有効時間は必ず第１の選択制御信号
の有効時間内に存在することになる。

第４図はこの発明の制御ユニット選択回路の一実施例を
示すブロック図であり、（１）は選択スイッチ、（２−
１）　、（２−２）はチャタリング除去回路、（３−１
）　、（３−２）は第１の遅延回路、（４−１）　、（
４−２）は第２の遅延回路、（５−１）、（５−２）は
論理積回路、（２０１）、（２０−２）はケート回路、
（２１−１）、（２１−２）はリレー、（２２−１）、
（２２−２）、（２２−３）はデータバッファ回路、（
２３−１）、（２３−２）、（２３−３）はケーブル接
続用のコネクタ、（３０）は選択制御信号発生回路であ
る。

第４図の動作を説明する。同図において選択制御信号発
生回路（３０）は既に第１図及び第２図で説明した回路
と同一のものである。いま選択スイッチ（１）が＃１制
御ユニットを選択するように設定されたとすると、第１
の遅延回路（３−１）からは＃］制御ユニット用第１選
択制御信号か出力され、ケート回路（２０−１，）を駆
動する。ケート回路（２０−１）か駆動されると、＃１
制御ユニット用コネクタ（２３−］）からデータバッフ
ァ回路（２２−１，）、ゲート回路（２０−１，）、デ
ータバッファ回路（２２−３）を介して操作表示器コネ
クタ（２３−３）に至る双方向のデジタル信号路は接続
され、両装置間のデジタル信号（例えばＴＴＬレベルの
ＯＶまたは＋５■のデジタル信号）の送受か可能となる
。その後一定時間経過して論理積回路（５−１）から＃
１制御ユニット用第２選択制御信号か出力され、リレー
（２１−１）を駆動する。リレー（２１−１）か駆動さ
れると、＃１制御ユニット用コネクタ（２３−１）から
操作表示器用コネクタ（２３−３＞にアナログ信号路か
接続され、アナログ信号の伝送か可能となる。次に選択
スイッチ（１）が＃２制御ユニットを選択するように切
換えられたとすると、＃１制御ユニット用第２選択制御
信号は直ちに無効となり、リレー（２１−１）の駆動を
中止し、その後一定時間経過して＃１制御ユニット用第
１選択制御信号か無効となりケ−１・回路（２０−１）
の駆動を中止する。また同様に＃２制御ユニット用第１
選択制御信号は、選択スイッチ（１）か＃２制御ユニッ
ト側に切換えられてから一定時間経過後で旧つ＃１制御
ユニット用第１選択制御信号か無効となった後に、第２
の遅延回路（３−２）から有効信号か出力されゲート回
路（２０−２）を駆動する。

その後一定時間経過して論理積回路（５−２）から＃２
制御ユニット用第２選択信号が出力されリレー（２１−
２）を駆動する。その結果＃２制御ユニットと操作表示
器間でデジタルデータ及びアナログ信号の伝送か可能と
なる。しかも第１制御ユニツトと第２制御ユニットとの
信号の切換選択がスムースに行われ、操作表示器間ＣＲ
Ｔを内蔵する場合にも表示器画像の切換を美しく行うこ
とができる。

また制御ユニットは２個以上任意の複数個あっても第１
図の選択スイッチ（１−１）を用いる方法又は切換スイ
ッチをトリー状に組合せる方法等により同様にそのうち
の１個を選択することかできる。

また本実施例においてはチャタリング除去回路と第１の
遅延回路を別個の回路として説明したが遅延回路か内蔵
する積分回路はチャタリング除去機能を有するので、回
路の簡素化のため、チャタリング除去回路を省略した選
択回路としてもよい。

従ってチャタリンク゛除去回路は本発明の必要条件とは
ならない。

また、本実施例においてはゲート回路に入出力するデジ
タル信号は総てデータバッファ回路を介して信号か接続
されるように説明したが、これは制御ユニットと操作表
示器間の接続ケーブルが比較的長い場合で且つ信号伝送
方式がＴＴＬレベルの信号を直接伝送するときに、動作
の安定化のためデータバッファ回路が一般に使用される
ためである。もし制御ユニットと操作表示器が近距離で
接続ケーブルか短い場合や、信号伝送方式か異なる場合
はデータバッファ回路は使用されないこともある。例え
ば信号伝送方式として差動伝送方式やオプトファイバ伝
送方式の場合はデータバッファ回路は不要となる。従っ
てデータバッファ回路も本発明の必要条件ではない。

また本実施例においてはアナログ信号の回路開閉素子と
してリレーを使用した例を説明したか、回路開閉素子と
してはリレーに限定されるものではなく半導体のアナロ
グスイッチ回路を使用してもよい。

さらに本実施例においては、第１の遅延回路（２−１）
　、（２−２）及び第２の遅延回路（３−１）　、（３
−２）をそれぞれ制御ユニットに対応した数たけ設ける
ように説明したか、これらタイミング制御回路は共通に
１組だけ設けて、この共通の回路から出力されるタイミ
ング制御信号と各制御ユニット毎の選択信号との論理積
演算を行って実際の選択制御信号を発生させるようにし
てもよい。この場合はタイミング制御回路か簡略化され
全体として経済的な回路となる。

［発明の効果］ 以上のようにこの発明によれば、複数の制御ユニットか
らのデジタル信号路及びアナログ信号路を時間差をもた
せて選択開閉して共通の操作表示器に接続することがで
きるように構成したので、例えば生産ラインにおいて数
値制御装置を２台又はそれ以上設置した場合でも、共通
の１台の操作表示器により操作制御や各制御ユニットの
状態確認か可能となり、装置全体か安価となる経済的な
効果を有する。

また操作表示器に画像情報を切換えて表示する場合にも
、ＣＲＴに表示される画像を美しく切換えることが可能
となり、操作表示器の画像切換時における画質向上の効
果かある。

また選択可能な制御ユニットの数を、信号路切換回路の
並列接続又は縦続接続によって任意に増加させることが
できるのでシステムの拡張が容易であるという効果をも
有する。

【図面の簡単な説明】

第１図はこの発明の選択制御信号発生回路の一実施例を
示すブロック図、第２図は第１図の選択制御信号発生回
路の一系統の詳細な回路図、第３図は第２図の動作を説
明するための波形図、第４図はこの発明の制御ユニット
選択回路の一実施例を示すブロック図、第５図は従来の
制御ユニット選択回路のブロック図、第６図は数値制御
装置における構成例を示す図である。 図において、（１）　、（１−１）は選択スイッチ、（
２）　、（２−１）〜（２−ｎ）はチャタリング除去回
路、（３）　、（３−１）〜（３−ｎ）は第１の遅延回
路、（４）、（４−１）〜（４−ｎ）は第２の遅延回路
、（５）　、（５−１，）−（５−ｎ）は論理積回路、
（Ｂ−１−）−（Ｂ−６）はインバータ、（７）はＡＮ
Ｄゲート、（８−１）〜（８−４）は抵抗器、（９−１
）〜（９−３）はコンデンサ、（１０−１）、（ｔｏ−
２）、（１１−１）−（ｉｎ−２）は端子、（２０−１
）、（２０−２）はゲート回路、（２＋、−１）、（２
１−２）はリレー、（２２−１）〜（２２−３）はデー
タバッファ回路、（２３−１）〜（２３−３）はコネク
タ、（３０）は選択制御信号発生口、（５ｏ）は＃１制
御ユニット、（６０）は＃２制御ユニット、（７０）は
サーボアンプ、（８０）はサーボモータ、（９０−１，
）〜（９０−３）はユニット間ケーブル、（１００）は
操作表示器である。 なお、図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数の制御ユニットのうちの１つを選択して共通の操作
   表示器に接続する制御ユニット選択回路において、 前記複数の制御ユニットのうちの１つを選択する選択信
   号を発生する選択器と、 前記選択器から出力される選択信号を一定時間遅延させ
   て、第１の選択制御信号として出力する第１の遅延回路
   と、 前記第１の遅延回路から出力される第１の選択制御信号
   をさらに一定時間遅延させてその遅延信号を出力する第
   ２の遅延回路と、 前記選択器から出力される選択信号と前記第２の遅延回
   路から出力される遅延信号との論理積を演算し、その演
   算結果を第２の選択制御信号として出力する論理積回路
   と、 前記複数の制御ユニット毎に該制御ユニットと前記共通
   の操作表示器間のデジタル信号路に設けられ、前記第１
   の遅延回路から出力される第１の選択制御信号により選
   択駆動され、前記デジタル信号路の開閉を行うデジタル
   信号開閉器と、前記複数の制御ユニット毎に該制御ユニ
   ットと前記共通の操作表示器間のアナログ信号路に設け
   られ、前記論理積回路から出力される第２の選択制御信
   号により選択駆動され、前記アナログ信号路の開閉を行
   うアナログ信号開閉器とを備えたことを特徴とする制御
   ユニット選択回路。