JPH02222215A - Ｌｓｉの出力バッファ - Google Patents
Ｌｓｉの出力バッファInfo
- Publication number
- JPH02222215A JPH02222215A JP1042656A JP4265689A JPH02222215A JP H02222215 A JPH02222215 A JP H02222215A JP 1042656 A JP1042656 A JP 1042656A JP 4265689 A JP4265689 A JP 4265689A JP H02222215 A JPH02222215 A JP H02222215A
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- Japan
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- circuit
- output
- lsi
- signal
- terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩに関し、特にＬＳＩ出力間をバス接続す
るために用いる３ステートの出力バッファに関する。
るために用いる３ステートの出力バッファに関する。
従来、この種の出力バッファは第２図に示すような回路
になっていた０次に第２図について説明を行う、第２図
において、出力制御端子２に１１＃が入力されると、Ｎ
ＯＲ回路５の出力は＠０′となり、またＮＡＮＤ回路４
の出力は１１′となる。したがって、Ｐチャネルトラン
ジスタ７及びＮチャネルトランジスタ８はＯＦＦ状態と
なり、ＬＳＩ出力端子９はオープン状態となる。
になっていた０次に第２図について説明を行う、第２図
において、出力制御端子２に１１＃が入力されると、Ｎ
ＯＲ回路５の出力は＠０′となり、またＮＡＮＤ回路４
の出力は１１′となる。したがって、Ｐチャネルトラン
ジスタ７及びＮチャネルトランジスタ８はＯＦＦ状態と
なり、ＬＳＩ出力端子９はオープン状態となる。
一方出力制御端子２に％ ０７１が入力されると、 Ｎ
ＡＮＤ回路４の出力とＮＯＲ回路５の出力には入力端子
１から入力された信号の反転した信号が出力される。３
はＮＯＴ回路である。Ｐチャネルトランジスタ７とＮチ
ャネルトランジスタ８には同一の信号が入力され、トラ
ンジスタ７．８はＮＯＴ回路と見ることができる。した
がって、出力制御端子２に′″０′が入力されると、Ｌ
ＳＩ出力端子９には入力端子１の信号がそのまま出力さ
れる。
ＡＮＤ回路４の出力とＮＯＲ回路５の出力には入力端子
１から入力された信号の反転した信号が出力される。３
はＮＯＴ回路である。Ｐチャネルトランジスタ７とＮチ
ャネルトランジスタ８には同一の信号が入力され、トラ
ンジスタ７．８はＮＯＴ回路と見ることができる。した
がって、出力制御端子２に′″０′が入力されると、Ｌ
ＳＩ出力端子９には入力端子１の信号がそのまま出力さ
れる。
上述した従来の出カバソファは第３図に示すようにＬＳ
Ｉ出力端子９□〜９３間をバス上０にて接続した場合、
出力制御信号を制御してＬＳＩの出力端子９１〜９゜は
同時に出力状態とならないようにするが、ＬＳＩ内部で
の遅延時間の差によりＬＳＩの出力端子９１〜９゜から
の出力がバスｌＯ上でショートし大電流が流れ、ＬＳＩ
の信頼性を劣化させ、故障を引き起こすという欠点があ
る。
Ｉ出力端子９□〜９３間をバス上０にて接続した場合、
出力制御信号を制御してＬＳＩの出力端子９１〜９゜は
同時に出力状態とならないようにするが、ＬＳＩ内部で
の遅延時間の差によりＬＳＩの出力端子９１〜９゜から
の出力がバスｌＯ上でショートし大電流が流れ、ＬＳＩ
の信頼性を劣化させ、故障を引き起こすという欠点があ
る。
本発明の目的は前記問題点を解消したＬＳＩの出力バッ
ファを提供することにある。
ファを提供することにある。
本発明は入力信号を遅延させる遅延回路と、該遅延回路
と入力端子の信号を入力とするＡＮＤ回路と、出力制御
端子の信号を反転するＮＯＴ回路と。
と入力端子の信号を入力とするＡＮＤ回路と、出力制御
端子の信号を反転するＮＯＴ回路と。
前記ＡＮＤ回路とＮＯＴ回路の信号を入力とするＮＡＮ
Ｄ回路と、前記ＡＮＤ回路と出力制御端子の信号を入力
とするＮＯＲ回路と、ソースが電源にゲートが前記ＮＡ
ＮＤ回路にドレインがＬＳＩ出力端子にそれぞれ接続さ
れたＰチャネルトランジスタと、ソースがグランドにゲ
ートが前記ＮＯＲ回路にドレインがＬＳＩ出力端子にそ
れぞれ接続されたＮチャネルトランジスタとを有するこ
とを特徴とするＬＳＩの出力バッファである。
Ｄ回路と、前記ＡＮＤ回路と出力制御端子の信号を入力
とするＮＯＲ回路と、ソースが電源にゲートが前記ＮＡ
ＮＤ回路にドレインがＬＳＩ出力端子にそれぞれ接続さ
れたＰチャネルトランジスタと、ソースがグランドにゲ
ートが前記ＮＯＲ回路にドレインがＬＳＩ出力端子にそ
れぞれ接続されたＮチャネルトランジスタとを有するこ
とを特徴とするＬＳＩの出力バッファである。
以下９本発明の一実施例を図により説明する。
第１図は本発明の出力バッファの一実施例を示す回路図
である０図において１本発明は入力端子１からの入力信
号を遅延させる遅延回路１１と、遅延回路１１と入力端
子ｌの信号とを入力とするＡＮＤ回路１２と、出力制御
端子２の信号を反転するＮＯＴ回路３と、ＡＮＤ回路１
２とＮＯＴ回路３の信号を入力とするＮＡＮＤ回路４と
、 ＡＮＤ回路１２と出力制御端子２の信号を入力とす
るＮＯＲ回路５と、ソースが電源端子６にゲートがＮＡ
ＮＤ回路４にドレインがＬＳＩ出力端子９にそれぞれ接
続されたＰチャネルトランジスタ７と、ソースがグラン
ドにゲートがＮＯＲ回路５にドレインがＬＳＩ出力端子
９にそれぞれ接続されたＮチャネルトランジスタ８とを
有するものである。
である０図において１本発明は入力端子１からの入力信
号を遅延させる遅延回路１１と、遅延回路１１と入力端
子ｌの信号とを入力とするＡＮＤ回路１２と、出力制御
端子２の信号を反転するＮＯＴ回路３と、ＡＮＤ回路１
２とＮＯＴ回路３の信号を入力とするＮＡＮＤ回路４と
、 ＡＮＤ回路１２と出力制御端子２の信号を入力とす
るＮＯＲ回路５と、ソースが電源端子６にゲートがＮＡ
ＮＤ回路４にドレインがＬＳＩ出力端子９にそれぞれ接
続されたＰチャネルトランジスタ７と、ソースがグラン
ドにゲートがＮＯＲ回路５にドレインがＬＳＩ出力端子
９にそれぞれ接続されたＮチャネルトランジスタ８とを
有するものである。
第１図において１〜９については第２図に示す従来の出
力バッファと同一であるため、ここでは説明を省略する
。
力バッファと同一であるため、ここでは説明を省略する
。
第１図において１本発明によれば、 ＡＮＤ回路１２の
入力には入力端子１と遅延回路１１の出力とが入力され
ているため、遅延回路１１とＡＮＤ回路１２により微分
回路を構成する。これによりＬＳＩ出力端子９には１１
′の幅が狭くなった信号が出力される。
入力には入力端子１と遅延回路１１の出力とが入力され
ているため、遅延回路１１とＡＮＤ回路１２により微分
回路を構成する。これによりＬＳＩ出力端子９には１１
′の幅が狭くなった信号が出力される。
第４図は、第１図に示す本発明に係る２つの出力バッフ
ァにおけるＬＳＩ出力端子をバス構造とした場合のタイ
ムチャートを示す、第４図に示すように各出力バッファ
の出力は１１′の幅が狭くなった信号が出力される。こ
こで第４図で示された期間Ｔに各出力バッファの出力制
御を行うようにすれば、２つのＬＳＩの出力バッファか
らの出力はともに％ Ｏａを出力することになり、大電
流は流れない。
ァにおけるＬＳＩ出力端子をバス構造とした場合のタイ
ムチャートを示す、第４図に示すように各出力バッファ
の出力は１１′の幅が狭くなった信号が出力される。こ
こで第４図で示された期間Ｔに各出力バッファの出力制
御を行うようにすれば、２つのＬＳＩの出力バッファか
らの出力はともに％ Ｏａを出力することになり、大電
流は流れない。
以上説明したように本発明は出力バッファの入力端子に
遅延回路とＡＮＤ回路を用いた微分回路を設けることに
より、ＬＳＩの出力をバスに接続した場合のバス上のデ
ータの衝突を回避できるという効果がある。
遅延回路とＡＮＤ回路を用いた微分回路を設けることに
より、ＬＳＩの出力をバスに接続した場合のバス上のデ
ータの衝突を回避できるという効果がある。
第１図は本発明の出力バッファの一実施例の回路図、第
２図は従来技術による出力バッファの一実施例の回路図
、第３図は３つのＬＳＩの出力端子をバス接続した場合
の回路例、第４図は２つのＬＳＩの出力端子をバス接続
した場合のタイムチャートである。 １・・・入力端子 ２・・・出力制御端子３
・・・ＮＯＴ回路 ４・・・ＮＡＮｔ）回
路５・・・ＮＯＲ回路 ６・・・電源端子７
・・・Ｐチャネルトランジスタ ８・・・Ｎチャネルトランジスタ ９・・・ＬＳＩ出力端子 １１・・・遅延回路１
２・・・ＡＮＤ回路
２図は従来技術による出力バッファの一実施例の回路図
、第３図は３つのＬＳＩの出力端子をバス接続した場合
の回路例、第４図は２つのＬＳＩの出力端子をバス接続
した場合のタイムチャートである。 １・・・入力端子 ２・・・出力制御端子３
・・・ＮＯＴ回路 ４・・・ＮＡＮｔ）回
路５・・・ＮＯＲ回路 ６・・・電源端子７
・・・Ｐチャネルトランジスタ ８・・・Ｎチャネルトランジスタ ９・・・ＬＳＩ出力端子 １１・・・遅延回路１
２・・・ＡＮＤ回路
Claims (1)
- （１）入力信号を遅延させる遅延回路と、該遅延回路と
入力端子の信号を入力とするＡＮＤ回路と、出力制御端
子の信号を反転するＮＯＴ回路と、前記ＡＮＤ回路とＮ
ＯＴ回路の信号を入力とするＮＡＮＤ回路と、前記ＡＮ
Ｄ回路と出力制御端子の信号を入力とするＮＯＲ回路と
、ソースが電源にゲートが前記ＮＡＮＤ回路にドレイン
がＬＳＩ出力端子にそれぞれ接続されたＰチャネルトラ
ンジスタと、ソースがグランドにゲートが前記ＮＯＲ回
路にドレインがＬＳＩ出力端子にそれぞれ接続されたＮ
チャネルトランジスタとを有することを特徴とするＬＳ
Ｉの出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042656A JP2735268B2 (ja) | 1989-02-22 | 1989-02-22 | Ｌｓｉの出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1042656A JP2735268B2 (ja) | 1989-02-22 | 1989-02-22 | Ｌｓｉの出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02222215A true JPH02222215A (ja) | 1990-09-05 |
| JP2735268B2 JP2735268B2 (ja) | 1998-04-02 |
Family
ID=12642051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042656A Expired - Fee Related JP2735268B2 (ja) | 1989-02-22 | 1989-02-22 | Ｌｓｉの出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735268B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0677204A4 (en) * | 1993-10-29 | 1996-11-13 | Sun Microsystems Inc | METHOD AND DEVICE FOR ACCURATE ON / OUT OF THE OUTPUT OF A STORAGE MATRIX. |
-
1989
- 1989-02-22 JP JP1042656A patent/JP2735268B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0677204A4 (en) * | 1993-10-29 | 1996-11-13 | Sun Microsystems Inc | METHOD AND DEVICE FOR ACCURATE ON / OUT OF THE OUTPUT OF A STORAGE MATRIX. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735268B2 (ja) | 1998-04-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |