JPH01312762A - 磁気記録再生装置のサーボ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ（ＶＴＲ）等の磁気記
録再生装置において、回転ヘッドドラムモータやキャプ
スタンモータ等のザーボを行なう回路に関する。

従来の技術 ＶＴＲにお番ノるワウ・フラッタを改善するためには、
例えばギヤブスタン系のサーボ回路の周波数特性を伸ば
す必要がある。境在、キャプスタンモータのダイレクト
・ドライブ化により、周波数特性の上限は、４ヤプスタ
ンモータの回転周波数（ＦＧ）を電圧に変換する周波数
／電圧変換器の位相遅れによって決定されている。つま
り、キャプスタンモータのＦＧ周波数によって決定され
ている。そこで、ＦＧ周波数が高い方がサーボ回路の周
波数特性を伸ばすことができることから、最近では、Ｆ
Ｇ周波数を高くするために倍回路を使用し、ＦＧ周波数
を見かけ上高くしている。

第４図は従来の磁気記録再生装置のサーボ回路の一例の
ブロック図を示す。同図において、例えばキャプスタン
モータ１のセンサ１ａからはこの回転速度に応じた周波
数波をもつ正弦波信号（第５図（Ａ））が取出され、波
形整形回路２にて矩形波状のＦＧパルス（回転周波数パ
ルス）（第５図（Ｂ））とされ、倍回路３にてその周波
数を２倍にされて２ＦＧパルス（第５図（Ｃ））とされ
、デジタル処理を行なう周波数／電圧変換器４のカウン
タに速度制御信号として供給され、カウンタの出力から
ＦＧパルスの周波数に対応した電圧のデジタル値が取出
される。この電圧はＤＡ変換器５でアナログ信号に変換
され、速度制御Ｉ主電圧して加算Ｐ！６に供給される。

一方、キャプスタンモータ１からはこの回転位相に応じ
た信号が出力され、デジタル処理を行なう位相検波器７
にて電圧に変換される。この電圧はＤＡ変換器８でアナ
ログ信号に変換され、位相補演フィルタ９にて位相補償
され、位相！ＩＩＪ６１１電圧として加算器６に供給さ
れて前記速度制御Ｂ電圧と加算される。加算器６の出力
はアンプ１０を介して低域フィルタ又はノツチフィルタ
等のフィルタ回路１１に供給され、ここで周波数１電圧
変換器４の出力に含まれるリップル成分（Ｆ／Ｖリップ
ル）　（センサ゛１ａ及び波形整形回路２の精度の悪さ
から生じるエラー信号で、ＦＧパルスの周波数に等しい
）を除去されてｌｌ１ｔｌｌ信号としてキャプスタンモ
ータ１に供給される。

上記Ｆ／Ｖリップルは次のようにして生じる。

センサ１ａの出力は第５図（Ａ）に示すように正弦波状
であるが、その精度不良等から歪のない正しい正弦波を
得ることはむずかしく、又、波形整形回路２に設定され
ている閾値レベルの設定不良等により、ＦＧパルス（第
５図（Ｂ））のデユーティ比を正しく５０％にすること
は困難である。

それでこのようにＦＧパルスのデユーティ比が正しく５
０％にならないと、２ＦＧパルス（第５図（Ｃ））には
ＦＧパルス（第５図（Ａ））の周波数のＦ／Ｖリップル
が生じ、キャプスタンモータ１を撮動させる等の悪影響
が出る。

そこで、前述のように、このＦ／Ｖリップルを除去する
ためにフィルタ回路１１が用いられる。

発明が解決しようとする課題 フィルタ回路１１に通常の低域フィルタを用いた場合、
位相遅れによるサーボ系への悪影響がぐないように遮断
周波数を設定すると十分にＦ／Ｖリップルを除去できず
、位相遅れによるサーボ系への悪影響を考慮に入れなけ
ればならない問題点があった。又、フィルタ回路１１に
ノツチフィルタを用いた場合、コンデンサや抵抗の鎖を
大々精度高く調整しなければならず、このような高粘度
の部品を多く必要とするためにコスト高となり、又、高
精度に調整するのがむずかしいためにフィルタのＱを高
く設定できず、更に、フィルタの減衰帯域を一旦Ｆ／Ｖ
リップル周波数に設定してしまうと、キャプスタンモー
タの回転数が変化した場合フィルタはこれに追従できず
／Ｖリップルを除去できなくなる問題点があった。

又、低域フィルタ及びノツチフィルタともにアナログ回
路であるので、［Ｃ化しにくい問題点があった。

更に、上記のようにフィルタ回路１１でＦ／Ｖリップル
を十分に除去できなければセンサ１ａ及び波形成形回路
２の夫々の精度を上げる必要があるが、このようにする
にはコンパレータ等を使用しなければならず、コスト＾
となり、ＩＣ化には不適当である問題点があった。

本発明は、キャプスタンモータ又は回転ヘッドドラムモ
ータ等の被制御部の回転数が変化してｂその影響なく確
実にＦ／Ｖリップルを除去できる磁気記録再生装置のサ
ーボ回路を提供することを目的とする。

課題を解決するための手段 本発明は、上記リップル除去回路を、ＦＧからその偶数
倍の周波数をもつ倍ＦＧを（ワる倍回路と、倍回路で得
られた倍ＦＧから被制御部の回転周波数の偶数０倍の周
波数に応じた電圧をデジタル（直で得る周波数／電圧変
換器と、周波数／電圧変換器の出力を入力信号として供
給され、ＦＧの１／口周期に相当する遅延回路を設けら
れ、倍ＦＧを該遅延回路の遅延動作のり０ツクとして用
いるデジタルくし形フィルタとで構成してなる。

作用 倍ＦＧをクロックとして遅延回路の出力をラッチし、こ
のラッチ出力と入力とを加算してデジタルくし形フィル
タを構成し、フィルタ特性である減衰帯域をＦ／Ｖリッ
プルの周波数（ＦＧ周波数と同じ）に設定する。この場
合、Ｆ／Ｖリップル除去回路としてデジタルくし形フィ
ルタを用いており、遅延時間を決めるクロックとして２
ＦＧパルスを用いているので、コンデンサや抵抗等にで
遅延時間を決めていた従来例に比して精ＩＩヂれがなく
、しかも、ｗ！制御部の周波数変動があると遅延時間も
変動し、つまり、フィルタ特性が被制御部の回転数に追
従し、Ｆ／Ｖリップルの減衰帯域が予め一律に設定され
ている従来例に比してＦ／Ｖリップルを確実に除去でき
る。

実施例 第１図は本発明回路の一実施例の要部のブロック図を示
し、第２図は本発明回路全体の概略１０ツク図を示す。

第２図中、第４図と同一構成部分には同一番号を付して
その説明を省略する。第２図に示す倍回路及び周波数／
電圧変換器２０及びデジタルくし形フィルタ２１の詳細
が第１図に示すブロック図である。

まず第２図において、倍回路及び周波数／電圧変換器２
０のデジタル出力はデジタルくし形フィルタ２１にてＦ
／Ｖリップルを除去される。その他の基本動作は第４図
に示すものと同様であるので、その説明を省略する。

次に、第１図に示す回路の動作について第３図に示す動
作タイミングチャートと共に説明する。

第１図において、ＦＧパルス（第３図（Ａ））は倍回路
及び周波数／電圧変換器２０のタイミング発生器２２に
供給され、ここでＦＧパルスよりも高い周波数のクロッ
クに同期してラッチパルス■（第３図（Ｂ））、プリセ
ットパルス（第３図（Ｃ））、ラッチパルス■（第３図
（Ｄ））、ラッチパルス■（第３図（Ｅ））が夫々出力
される。

これらのパルスは全てＦＧパルスの周波数の２倍の周波
数を有し、２ＦＧパルスの周波数と同じである。プリセ
ットパルスはカウンタ２４に供給され、カウンタ２４は
プリセットパルス毎にブリヒツトされ、ＦＧパルスのＨ
レベル時間を及びＬレベル時間夫々表わすデジタル値つ
まりＦＧパルスの２倍の周波数に応じた値の電圧がデジ
タル値で出力される。この場合、プリセットデータ回路
２３の値はカウンタ２４に供給されており、カウンタ２
４に正規のＦＧパルス周波数の２倍の周波数が入来した
時は電源電圧Ｖｃｃの例えば１／２の電圧（デジタルＩ
ＩＩＩ）が取出されるように初期設定される。カウンタ
２４の出力はラッチ回路２５（Ｎピッｊ−）に供給され
、ラッチパルス■（第３図（Ｂ））のタイミングでラッ
チされる。

ラッチ回路２５の出力はデジタルくし形フィルタ２１の
加算器２６を介してラッチ回路２７（Ｎ′　（≧Ｎ）ピ
ット〉に供給され、ラッチパルスス■（第３図（Ｄ））
によってラッチされる。

ラッチ回路２７の出力は加算器２８に供給され、ここで
倍回路及び周波数／電圧変換器２０のラッチ回路２５の
出力と加算され、ラッチ回路２９（Ｎ′　（≧Ｎ）ビッ
ト）にてラッチパルス■（第３図（Ｅ））のタイミング
でラッチされて取出される。ここで、基本的にはラップ
回路２７にて構成される遅延回路と加算器２８とによっ
てくし形フィルタが構成され、この遅延回路の遅延時間
を適宜設定することによりＦ／Ｖリップルの周波数に対
応した減衰帯域を設定することができ、実質的に第４図
に示すフィルタ回路１１と同様のＦ／Ｖリップル減衰が
行なわれる。

なお、遅延回路は、ラッチ回路だｔノでなく、メモリ等
によってもよい。

ラッチ回路２９の出力はＤＡ変換器５にてアナログ信号
に変換され、第２図に示す加算器５に速度制御ｌｌ電圧
として供給される。一方、ラッチ回路２９の出力は−に
倍器３０にて係数ｋ（１未満の正数、つまり、１＞ｋ≧
０、例えば０．５）を掛けられて加鐸器２６に供給され
る。ラッチ回路２９の出力を−に倍されたデータを帰還
さゼることにより、くし形フィルタのＱを自由に選定で
きる（ｋの値が大ぎい程、Ｑは大になる）。

このように本実施例では、ＦＧパルスを遅延回路の避延
動作のクロックとして用いているため、キャプスタンモ
ータ１の回転周波数が変動するとその遅延時間が変動し
、つまり、フィルタの特性がキャプスタンモータ１の回
転数に追従し、これにより、Ｆ／Ｖリップルの減衰帯域
が予め一律に設定されている従来例に比してＦ／Ｖリッ
プルを確実に除去できる。又、遅延時間を決めるクロッ
クにＦＧパルスを使用しているため、遅延時間をコンデ
ンサや抵抗の寝間で決めていた従来例に比して精度ずれ
を生じることはなく、Ｑ８高く設定できる。

なお、上記実施例の被制御部はキャプスタンモータであ
るが、これに限定されるものではなく、例えば回転ヘッ
ドドラムモータ更にはその他のサーボ系にも同様に適用
できる。

発明の詳細 な説明した如く、本発明によれば、全てデジタル回路で
構成しているのでＩＣ化し易く、低コストであり、又、
倍ＦＧパルスを遅延動作のクロックとして用いているの
でキャプスタンモータ等の被制御部の回転数が変動した
場合にフィルタ特性がこれに追従し、これにより、従来
例に比してＦ／Ｖリップルを確実に除去でき、更に、遅
延時間を決めるクロックに倍ＦＧパルスを使用している
ので従来例に比して遅延時間の精度ずれがなく、Ｑを高
くすることができ、Ｑを高くすることができるので位相
遅れがサーボループに影響せず、サーボループの設計を
自由に行ない得、周波数特性を十分に伸ばすことができ
るのでワウ・フラッタ改善効果を十分に生かすことがで
きる。

【図面の簡単な説明】

第１図は本発明回路の一実施例の要部のブロック図、第
２図は本発明回路全体の概略ブロック図、第３図は第１
図に示す回路のＶノ作タイミングヂ１！−ト、第４図は
従来回路の一例のブロック図、第５図はセンサ出力、Ｆ
Ｇ、２ＦＧの信号波形図である。 １・・・キャプスタンモータ、２・・・波形整形回路、
５．８・・・ＤＡ変換器、６．２６．２８・・・加算器
、７・・・位相検波器、９・・・位相補償フィルタ、２
０・・・倍回路及び周波数／電圧変換器、２１・・・デ
ジタルくし形フィルタ、２２・・・タイミング発生器、
２３・・・プリセットデータ回路、２４・・・カウンウ
、２５゜２７．２９・・・ラッチ回路、３０・・・−に
倍器。 特許出願人　日本ビクター株式会社 ／／−） 代　　理　　人　　弁理士　　伊　　東　　忠　　彦（
同　　　　　弁理士　　松　　浦　　兼　　行、、、　
）。 第１図

Claims (1)

1. 【特許請求の範囲】 被制御部の回転速度に応じた周波数をもつ矩形波パルス
   （ＦＧ）を得てその周波数を偶数ｎ倍にし、該倍周波数
   矩形波パルス（倍ＦＧ）から周波数／電圧変換して得た
   信号を用いて該被制御を制御するサーボループで、該倍
   ＦＧに含まれる該ＦＧの周波数と同じ周波数をもつリッ
   プル成分を除去するリップル除去回路を設けられた磁気
   記録再生装置のサーボ回路において、 上記リップル除去回路を、 上記ＦＧからその偶数倍の周波数をもつ上記倍ＦＧを得
   る倍回路と、 該倍回路で得られた倍ＦＧから上記被制御部の回転周波
   数の偶数ｎ倍の主端数に応じた電圧をデジタル値で得る
   周波数／電圧変換器と、 該周波数／電圧変換器の出力を入力信号として供給され
   、上記ＦＧの１／ｎ周期に相当する遅延回路を設けられ
   、上記倍ＦＧを該遅延回路の遅延動作のクロックとして
   用いるデジタルくし形フィルタとで構成してなることを
   特徴とする磁気記録再生装置のサーボ回路。