JPH01314351A - ２つのメモリ領域を１つのデータプロセツサで制御する方法 - Google Patents
２つのメモリ領域を１つのデータプロセツサで制御する方法Info
- Publication number
- JPH01314351A JPH01314351A JP10790289A JP10790289A JPH01314351A JP H01314351 A JPH01314351 A JP H01314351A JP 10790289 A JP10790289 A JP 10790289A JP 10790289 A JP10790289 A JP 10790289A JP H01314351 A JPH01314351 A JP H01314351A
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- Japan
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- memory
- data processor
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- bit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２つのメモリ領域をデータプロセッサによっ
て制御する方法であって、第１のメモリ領域は固定的に
設定されていて、データプロセッサのみに所属しており
、第２のメモリ領域は拡張可能でかつ付加的に別のプロ
セッサにより制御可能である制御方法に関する。
て制御する方法であって、第１のメモリ領域は固定的に
設定されていて、データプロセッサのみに所属しており
、第２のメモリ領域は拡張可能でかつ付加的に別のプロ
セッサにより制御可能である制御方法に関する。
従来の技術
交換装置のデータプロセッサは、最大許容負荷に対して
構成するとき、２つのアーキテクチュア的（構造的）に
異なって接続されたメモリ全装備しなければならない。
構成するとき、２つのアーキテクチュア的（構造的）に
異なって接続されたメモリ全装備しなければならない。
この種のメモリの１つはいわゆるローカルメモリである
。ローカルメモリはデータプロセッサの全コードおよび
ローカルデータを有しており、それに基づいてデータプ
ロセッサに対し可能な限り迅速なアクセスを行なわせる
よう最適化されている。第２のメモリはシステムメモリ
である。システムメモリはシステムバスに接続されてお
り、システム固有のデータを有していて、付加的にシス
テムの別のプロセッサからもアクセスできる。交換設備
の拡張状態に依存して、このシステムメモリは種々異な
る大きさである。ローカルメモリおよびシステムメモリ
のアドレス領域ｔＭなって配置してはならず、しかもシ
ステムメモリ内では他のプロセッサの関係でアドレス領
域はそれぞれ拡張することができるのみで移動するわけ
に、はいかないから、交換設備の拡張状態に依存してロ
ーカルメモリのアドレス領域を移動可能に構成したいと
いう要求がある。
。ローカルメモリはデータプロセッサの全コードおよび
ローカルデータを有しており、それに基づいてデータプ
ロセッサに対し可能な限り迅速なアクセスを行なわせる
よう最適化されている。第２のメモリはシステムメモリ
である。システムメモリはシステムバスに接続されてお
り、システム固有のデータを有していて、付加的にシス
テムの別のプロセッサからもアクセスできる。交換設備
の拡張状態に依存して、このシステムメモリは種々異な
る大きさである。ローカルメモリおよびシステムメモリ
のアドレス領域ｔＭなって配置してはならず、しかもシ
ステムメモリ内では他のプロセッサの関係でアドレス領
域はそれぞれ拡張することができるのみで移動するわけ
に、はいかないから、交換設備の拡張状態に依存してロ
ーカルメモリのアドレス領域を移動可能に構成したいと
いう要求がある。
発明が解決しようとする課題
本発明の課題は、冒頭に述べた方法において、第１のメ
モリ領域のアドレス領域の移動可能性を、個々のアドレ
スの変換によるダイナミック特性損−失なしに得られる
ようにすることである。
モリ領域のアドレス領域の移動可能性を、個々のアドレ
スの変換によるダイナミック特性損−失なしに得られる
ようにすることである。
課題を解決するための手段
この課題は上述の方法に対し、次のようにして解決され
る。すなわち、２ バイトの全容量のもとで、第１のメ
モリ領域を各２にバイトずつの複数のメモリブロックか
ら構成し、上記ｎ＋ｉ 第１のメモリ領域が２ バイトのアドレス領域内で移
動可能とし、各メモリブロックヲ１個のアドレスビット
で直接制御し、ｎ−に＋ｉ個の最上位アドレスビットか
ら有効ビラトラ形成し、有効ビットがそれぞれ１つの制
御されるメモリブロックを励損するようにするのである
。
る。すなわち、２ バイトの全容量のもとで、第１のメ
モリ領域を各２にバイトずつの複数のメモリブロックか
ら構成し、上記ｎ＋ｉ 第１のメモリ領域が２ バイトのアドレス領域内で移
動可能とし、各メモリブロックヲ１個のアドレスビット
で直接制御し、ｎ−に＋ｉ個の最上位アドレスビットか
ら有効ビラトラ形成し、有効ビットがそれぞれ１つの制
御されるメモリブロックを励損するようにするのである
。
本発明による方法では、個々のメモリブロックの制御の
際にアドレスビットの変換を行わない。ただ有効ピッ）
？形成するために最上位アドレスビットを利用するだけ
である。それによりアドレス割当ての際に変換回路によ
る伝搬遅延を省（ことができ、個々のメモリ場所の制御
を比較的に高速に行うことができる。有効ビットの形成
は個々のメモリスペースの制御に並列的に行われる。有
効ビットは所定の情報の呼出し後にこの情報を各メモリ
出力側にてイネーブル状態（利用可能状態）にするのに
用いられる。
際にアドレスビットの変換を行わない。ただ有効ピッ）
？形成するために最上位アドレスビットを利用するだけ
である。それによりアドレス割当ての際に変換回路によ
る伝搬遅延を省（ことができ、個々のメモリ場所の制御
を比較的に高速に行うことができる。有効ビットの形成
は個々のメモリスペースの制御に並列的に行われる。有
効ビットは所定の情報の呼出し後にこの情報を各メモリ
出力側にてイネーブル状態（利用可能状態）にするのに
用いられる。
実施例
以下本発明の方法を図面に基づき詳細に説明する。
第１図は交換装置の制御部の原理構成を示す。
交換装置のすべての制御機能の中心部は交換プロセッサ
ＤＰとそれに所属する作動装置である。
ＤＰとそれに所属する作動装置である。
この種の交換プロセッサは通常、１〜１６Ｍバイトの拡
張可能なワークメモリないしローカルメモリＬＭを有す
る。嘔らに制御部はメモリモジュールないしシステムメ
モリＣＭ１・・・ＣＭｎを有する。これらは高インテリ
ジェントなダイナミックＲＡＭ−構成素子會含む。通常
各システムメモリは２Ｍバイトの容ｔ’を有する。交換
プロセッサＤＰおよびシステムメモリＣＭ１・・・ＣＭ
ｎは規準化マルチパスＭＢを介して相互に接続されてい
る。システムメモリＣＭ１・・・ＣＭｎに対しては交換
プロセッサＤＰがアクセスするだけで゛な（、付加的に
このシステムメモリＣＭ１・・・ＣＭｎはインターフェ
ースプロセッサＩＰ１・・・ＩＰｎおよびシグナリング
（信号化）制御ＤＣＬＫ対するプロセッサにより利用さ
れる。個々のプロセッサの機能についてはここでは詳細
に立入らない。なぜなら本発明にとって本質的でないか
らである。
張可能なワークメモリないしローカルメモリＬＭを有す
る。嘔らに制御部はメモリモジュールないしシステムメ
モリＣＭ１・・・ＣＭｎを有する。これらは高インテリ
ジェントなダイナミックＲＡＭ−構成素子會含む。通常
各システムメモリは２Ｍバイトの容ｔ’を有する。交換
プロセッサＤＰおよびシステムメモリＣＭ１・・・ＣＭ
ｎは規準化マルチパスＭＢを介して相互に接続されてい
る。システムメモリＣＭ１・・・ＣＭｎに対しては交換
プロセッサＤＰがアクセスするだけで゛な（、付加的に
このシステムメモリＣＭ１・・・ＣＭｎはインターフェ
ースプロセッサＩＰ１・・・ＩＰｎおよびシグナリング
（信号化）制御ＤＣＬＫ対するプロセッサにより利用さ
れる。個々のプロセッサの機能についてはここでは詳細
に立入らない。なぜなら本発明にとって本質的でないか
らである。
交換設備の拡張構成状態に依存して、各々のシステムメ
モリのそれぞれの数は異なる。交換プロセッサＤＢはロ
ーカルメモリＬＭにもシステムメモリＣＭ１・・・ＣＭ
ｎにもアクセスするので、アドレス領域は重なって配置
されてはならない。システムメモリにのみアクセスする
ことができる他のプロセッサに基づき、システムメモリ
のアドレス領域は拡張することができるのみで移動する
わけにはいかないから、設備の拡張構成状態に依存して
、ローカルメモＩＪ Ｌ Ｍ ｉアドレス割当てに関し
て移動可能に構成しなければならない。
モリのそれぞれの数は異なる。交換プロセッサＤＢはロ
ーカルメモリＬＭにもシステムメモリＣＭ１・・・ＣＭ
ｎにもアクセスするので、アドレス領域は重なって配置
されてはならない。システムメモリにのみアクセスする
ことができる他のプロセッサに基づき、システムメモリ
のアドレス領域は拡張することができるのみで移動する
わけにはいかないから、設備の拡張構成状態に依存して
、ローカルメモＩＪ Ｌ Ｍ ｉアドレス割当てに関し
て移動可能に構成しなければならない。
第２図には移動可能なメモリ領域の制御が実施例に基づ
き示されている。図示の実施例は、容量８Ｍバイトのメ
モリ領域を各１Ｍバイトの８つのメモリブロックから構
成し、１６Ｍバイトのアドレス空間内を移動可能にする
ことから出発する。移動可能であることは第２図にメモ
リブロック５ｐＢｎの図示により示されている。
き示されている。図示の実施例は、容量８Ｍバイトのメ
モリ領域を各１Ｍバイトの８つのメモリブロックから構
成し、１６Ｍバイトのアドレス空間内を移動可能にする
ことから出発する。移動可能であることは第２図にメモ
リブロック５ｐＢｎの図示により示されている。
例えばこの種の移動は、メモリブロック５ｐＢｌがメモ
リブロック５ｐＢｎ Ｋ所属する個所に存在するように
して行うことができる。
リブロック５ｐＢｎ Ｋ所属する個所に存在するように
して行うことができる。
従って交換プロセッサＤＰにより使用されるアドレスは
メモリ全制御するために相応に変換されなければならな
い。これは例えば、いわゆるマツピング回路（Ｍａｐｐ
ｅｒ −Ｓｃｈａｌｔｕｎｇ ） Ｋより行うことがで
きる。ここでは、マツピング回路の走行時間（伝播遅延
）がアドレス割当て時間に含まれるという欠点が生じる
。最上位の階位クラスのマイクロプロセッサに対する通
常の動作クロック周波数％１６ＭＨｚの場合、マツぎン
グ回路走行時間には少な（とも“待ち状態“が必要とな
り、そのため能力が少な（とも３０ｃ６縮少される。
メモリ全制御するために相応に変換されなければならな
い。これは例えば、いわゆるマツピング回路（Ｍａｐｐ
ｅｒ −Ｓｃｈａｌｔｕｎｇ ） Ｋより行うことがで
きる。ここでは、マツピング回路の走行時間（伝播遅延
）がアドレス割当て時間に含まれるという欠点が生じる
。最上位の階位クラスのマイクロプロセッサに対する通
常の動作クロック周波数％１６ＭＨｚの場合、マツぎン
グ回路走行時間には少な（とも“待ち状態“が必要とな
り、そのため能力が少な（とも３０ｃ６縮少される。
図示の実施例では全記憶容量が１６Ｍバイトであること
を基にしているので、１バイトを含むメモリロケーショ
ンをアドレス割当てするのには２４のアドレスビットＡ
１・・・Ａ２４が必要である。その際本発明では、アド
レスビットＡ１・・・Ａ２３が個々のメモリブロックに
直接供給される。２４番目のアドレスビットＡ２４は差
当り使用てれない。すなわち、１つのメモリブロックに
対して１６の配列可能性のある図示の実施例では、最上
位ビットが評価されないので、。
を基にしているので、１バイトを含むメモリロケーショ
ンをアドレス割当てするのには２４のアドレスビットＡ
１・・・Ａ２４が必要である。その際本発明では、アド
レスビットＡ１・・・Ａ２３が個々のメモリブロックに
直接供給される。２４番目のアドレスビットＡ２４は差
当り使用てれない。すなわち、１つのメモリブロックに
対して１６の配列可能性のある図示の実施例では、最上
位ビットが評価されないので、。
それぞれ２つのメモリブロックが同時にアドレス割当て
されることを意味する。なぜなら各８Ｍビットの境界で
ラップアラウンド４１行して、図示の実施例の８モジユ
ールのアドレス全評価しているからである。
されることを意味する。なぜなら各８Ｍビットの境界で
ラップアラウンド４１行して、図示の実施例の８モジユ
ールのアドレス全評価しているからである。
４つの最上位アドレスビットＡ２１・・・Ａ２４は、図
示の実施例では分岐点ｖを介してマツピング回路Ｍに供
給される。このマツぎング回路にて、個々の制御すべき
メモリブロックの長さに応じて有効ビットＧが形成され
る。この有効ビットにより、２つの制御されるメモリブ
ロックのそれぞれ１つが励振される。
示の実施例では分岐点ｖを介してマツピング回路Ｍに供
給される。このマツぎング回路にて、個々の制御すべき
メモリブロックの長さに応じて有効ビットＧが形成され
る。この有効ビットにより、２つの制御されるメモリブ
ロックのそれぞれ１つが励振される。
本発明の方法により、アドレス割当て時間がマツぎング
回路の走行時間分延長されないことがわかる。個々のメ
モリブロックのアドレス割当てと有効ビットＧの形成と
はマツぎング回路Ｍによって時間的に平行して行われる
。そして有効ビットＧは次のように使用される。すなわ
ち、所定の情報（この実施例では例えば２つのメモリブ
ロック）が呼出された後、それぞれ１つの所定メモリの
出力？イネーブル状態にするのに使用される。
回路の走行時間分延長されないことがわかる。個々のメ
モリブロックのアドレス割当てと有効ビットＧの形成と
はマツぎング回路Ｍによって時間的に平行して行われる
。そして有効ビットＧは次のように使用される。すなわ
ち、所定の情報（この実施例では例えば２つのメモリブ
ロック）が呼出された後、それぞれ１つの所定メモリの
出力？イネーブル状態にするのに使用される。
発明の効果
本発明により、第１のメモリ領域のアドレス領域が、個
々のアドレス全変換することによるダイナミック損失な
しに移動することができる。
々のアドレス全変換することによるダイナミック損失な
しに移動することができる。
第１図は本発明の方法を適用することのできる交換シス
テム制御部の原理的構成のブロック図、耐２図は本発明
の方法による、メモリ領域の個々のメモリブロック制御
の原理を説明するためのブロック図である。 ツサ、ＬＭ−ローカルメモリ、ＭＢ−マルチパス、Ａ１
・・・Ａ２４−アドレスビット、Ｇ−［効ビット、Ｍ−
マツぎング回路、８ｐＢ１・・・５ｐＢｎ−メモリブロ
ック、■−分岐点
テム制御部の原理的構成のブロック図、耐２図は本発明
の方法による、メモリ領域の個々のメモリブロック制御
の原理を説明するためのブロック図である。 ツサ、ＬＭ−ローカルメモリ、ＭＢ−マルチパス、Ａ１
・・・Ａ２４−アドレスビット、Ｇ−［効ビット、Ｍ−
マツぎング回路、８ｐＢ１・・・５ｐＢｎ−メモリブロ
ック、■−分岐点
Claims (1)
- 【特許請求の範囲】 １、２つのメモリ領域をデータプロセッサにより制御す
る方法であつて、第１のメモリ領域は固定的に設けられ
ていてデータプロセッサのみに所属しており、第２のメ
モリ領域は拡張可能でかつ付加的に別のプロセッサによ
り制御可能である２つのメモリ領域をデータプロセッサ
で制御する方法において、 ２＾ｎバイトの全容量のもとで、第１のメモリ領域を各
２＾ｋバイトずつの複数のメモリブロックから構成し、 上記第１メモリ領域は２＾ｎ＾＋＾ｉのアドレス領域内
で移動可能であり、 各メモリブロック（ＳｐＢ１・・・ＳｐＢ８）がｎ個の
アドレスビットにより直接制御され、ｎ−ｋ＋ｉ個の最
上位ビットから有効ビット（Ｇ）が形成され、該有効ビ
ットにより制御されるメモリブロック（ＳｐＢ１・・・
ＳｐＢ８）のそれぞれ１つが励振されることを特徴とす
る２つのメモリ領域を１つのデータプロセッサで制御す
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3814657 | 1988-04-29 | ||
| DE3814657.6 | 1988-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314351A true JPH01314351A (ja) | 1989-12-19 |
Family
ID=6353263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10790289A Pending JPH01314351A (ja) | 1988-04-29 | 1989-04-28 | ２つのメモリ領域を１つのデータプロセツサで制御する方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0339468A3 (ja) |
| JP (1) | JPH01314351A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130278A (en) * | 1981-02-04 | 1982-08-12 | Ricoh Co Ltd | Storage device |
| JPS58121189A (ja) * | 1982-01-13 | 1983-07-19 | Hitachi Ltd | メモリにおける情報転送方式 |
| JPS59116982A (ja) * | 1982-12-22 | 1984-07-06 | Fujitsu Ltd | メモリシステムのデ−タ転送方式 |
| JPS62168257A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | メモリを共用するマルチプロセツサシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4648035A (en) * | 1982-12-06 | 1987-03-03 | Digital Equipment Corporation | Address conversion unit for multiprocessor system |
| DE3527665A1 (de) * | 1985-08-01 | 1987-02-12 | Siemens Ag | Datenverarbeitungsanlage |
-
1989
- 1989-04-19 EP EP19890107045 patent/EP0339468A3/de not_active Withdrawn
- 1989-04-28 JP JP10790289A patent/JPH01314351A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130278A (en) * | 1981-02-04 | 1982-08-12 | Ricoh Co Ltd | Storage device |
| JPS58121189A (ja) * | 1982-01-13 | 1983-07-19 | Hitachi Ltd | メモリにおける情報転送方式 |
| JPS59116982A (ja) * | 1982-12-22 | 1984-07-06 | Fujitsu Ltd | メモリシステムのデ−タ転送方式 |
| JPS62168257A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | メモリを共用するマルチプロセツサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0339468A2 (de) | 1989-11-02 |
| EP0339468A3 (de) | 1991-01-16 |
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