JPH01316755A - 画像形成装置用集積回路及びその製法 - Google Patents
画像形成装置用集積回路及びその製法Info
- Publication number
- JPH01316755A JPH01316755A JP63148308A JP14830888A JPH01316755A JP H01316755 A JPH01316755 A JP H01316755A JP 63148308 A JP63148308 A JP 63148308A JP 14830888 A JP14830888 A JP 14830888A JP H01316755 A JPH01316755 A JP H01316755A
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- Japan
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- integrated circuit
- logic
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複写機、プリンタ等の画像形成装置用集積回
路及びその製法に関するものである。
路及びその製法に関するものである。
従来、複写機、プリンタ等の画像形成装置は、モータ、
ソレノイド等の負荷や低圧・露光・帯電用電源回路のオ
ン・オフを制御するシーケンスコントローラ回路と、該
低圧・露光・帯電用電源回路とは全く別のボードに形成
されていた。一方、シーケンスコントローラ回路及び電
源回路等の制御回路を同一チップ上に集積することも提
案されていた。又電源のＰＷＭ回路等の制御出力の論理
は、例えば第６図に示す如く、制御対象物の論理に合わ
せて固定されていた。
ソレノイド等の負荷や低圧・露光・帯電用電源回路のオ
ン・オフを制御するシーケンスコントローラ回路と、該
低圧・露光・帯電用電源回路とは全く別のボードに形成
されていた。一方、シーケンスコントローラ回路及び電
源回路等の制御回路を同一チップ上に集積することも提
案されていた。又電源のＰＷＭ回路等の制御出力の論理
は、例えば第６図に示す如く、制御対象物の論理に合わ
せて固定されていた。
しかしながら、上述の従来例では、ＰＷＭ回路等の制御
回路の出力の論理は固定されているため、負荷が変るな
どの理由で逆の論理の出力が必要な場合、ハード上の構
成を変えなければならないという問題があった。
回路の出力の論理は固定されているため、負荷が変るな
どの理由で逆の論理の出力が必要な場合、ハード上の構
成を変えなければならないという問題があった。
本発明は、このような事情のもとでなされたもので、ハ
ード上の構成を変えることなく制御回路の出力の論理を
正論理又は負論理に変更し得る画像形成装置用集積回路
及びその製法を提供するものである。
ード上の構成を変えることなく制御回路の出力の論理を
正論理又は負論理に変更し得る画像形成装置用集積回路
及びその製法を提供するものである。
〔課題を解決するための手段〕
上記目的を達成するため、本発明では、信号により正論
理か負論理に切換えるようにするもので、詳しくは、画
像形成装置用集積回路をつぎの（１）〜（３）、（５）
のように構成し、その製法をつぎの（４）のように構成
するものである。
理か負論理に切換えるようにするもので、詳しくは、画
像形成装置用集積回路をつぎの（１）〜（３）、（５）
のように構成し、その製法をつぎの（４）のように構成
するものである。
（１）画像形成装置用集積回路は、マイクロコンピュー
タとその周辺のメモリＲＯＭ ＲＡＭ、カウンタ等の
デジタル回路と共に、コンパレータと、該コンパレータ
の出力信号を保持する保持手段と、該保持手段の出力を
正論理か負論理に信号により切換える切換手段とを同一
チップに集積して構成する。
タとその周辺のメモリＲＯＭ ＲＡＭ、カウンタ等の
デジタル回路と共に、コンパレータと、該コンパレータ
の出力信号を保持する保持手段と、該保持手段の出力を
正論理か負論理に信号により切換える切換手段とを同一
チップに集積して構成する。
（２）上記（１）の集積回路において、マイクロコンピ
ュータからの信号により切換手段を切換えるようにする
。
ュータからの信号により切換手段を切換えるようにする
。
（３）上記（１）の集積回路において、切換手段を切換
える信号を発生するＲＯＭを備える。
える信号を発生するＲＯＭを備える。
（４）上記（３）の画像形成装置用集積回路を製造する
際、マイクロコンピュータ周辺のＲＯＭにプログラムを
書き込むマスクパターンで、切換手段を切換える信号を
発生するＲＯＭに、マイクロコンピュータ周辺の・ＲＯ
Ｍへの書き込みと同時に書き込むようにする。
際、マイクロコンピュータ周辺のＲＯＭにプログラムを
書き込むマスクパターンで、切換手段を切換える信号を
発生するＲＯＭに、マイクロコンピュータ周辺の・ＲＯ
Ｍへの書き込みと同時に書き込むようにする。
（５）画像形成装置用集積回路は、マイクロコンピュー
タとその周辺のメモリＲＯＭ ＲＡ Ｍ 。
タとその周辺のメモリＲＯＭ ＲＡ Ｍ 。
カウンタ等のデジタル回路と共に、コンパレータと、該
コンパレータへの入力回路を該マイクロコンピュータか
らの信号により切換えてコンパレータの出力を正論理か
負論理にする切換手段と、コンパレータの出力信号を保
持する保持手段とを同一チップに集積するようにする。
コンパレータへの入力回路を該マイクロコンピュータか
らの信号により切換えてコンパレータの出力を正論理か
負論理にする切換手段と、コンパレータの出力信号を保
持する保持手段とを同一チップに集積するようにする。
（作用〕
上記（１）〜（３）、（５）の構成により、画像形成装
置用集積回路のハードの構成を変えることなく、信号に
より出力の論理を負荷に合ワた正論理か負論理に切換え
ることができる。上記（４）の構成により工程を増すこ
となく、所望の画像形成装置用集積回路を製造できる。
置用集積回路のハードの構成を変えることなく、信号に
より出力の論理を負荷に合ワた正論理か負論理に切換え
ることができる。上記（４）の構成により工程を増すこ
となく、所望の画像形成装置用集積回路を製造できる。
（実施例）
以下本発明を実施例で説明する。第１図（ａ）は１本発
明の第１実施例である１画像形成装置用集積回路」の要
部のｒＡ／Ｄ −Ｄ／Ａコントローラ」を示す構成図で
、本実施例は、このＡ／Ｄ −Ｄ／Ａコントローラを、
不図示の画像形成装置の動作を制御するマイクロコンピ
ュータとその周辺のメモリＲＯＭ ＲＡＭ、カウンタ
等のデジタル回路と共に同一チップに集積したものであ
る。第１図（ｂ）はＡ／Ｄ −Ｄ／Ａコントローラで用
いるコンパレータの回路図を示し、第２図は同コントロ
ーラのタイミングチャートである。
明の第１実施例である１画像形成装置用集積回路」の要
部のｒＡ／Ｄ −Ｄ／Ａコントローラ」を示す構成図で
、本実施例は、このＡ／Ｄ −Ｄ／Ａコントローラを、
不図示の画像形成装置の動作を制御するマイクロコンピ
ュータとその周辺のメモリＲＯＭ ＲＡＭ、カウンタ
等のデジタル回路と共に同一チップに集積したものであ
る。第１図（ｂ）はＡ／Ｄ −Ｄ／Ａコントローラで用
いるコンパレータの回路図を示し、第２図は同コントロ
ーラのタイミングチャートである。
木Ａ／Ｄ −Ｄ／Ａコントローラは、ＰＷＭ（Ｐｕｌｓ
ｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ 、パルス幅変
調）制御回路としての動作と、Ａ／Ｄ変換器としての動
作の２！４類のモードがある。
ｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ 、パルス幅変
調）制御回路としての動作と、Ａ／Ｄ変換器としての動
作の２！４類のモードがある。
ＰＷＭ制御回路は、低圧電源や高圧電源あるいは蛍光灯
調光制御回路等に用いられる回路であり、コンパレータ
１と、基準電圧発生器としてのＤ／Ａ変換器５．Ｄ／Ａ
変換用データをもつＲＡＭ６と、各回路の出力値を所定
のタイミングに従い入力するためのｐＪ ｐ Ｘ （Ｍ
ｕｔｉｐｌｅｘｅｒ 、 ？ルチプレクサ）回路３．コ
ンパレータの結果を保持するラッチ４とで構成されてい
る。
調光制御回路等に用いられる回路であり、コンパレータ
１と、基準電圧発生器としてのＤ／Ａ変換器５．Ｄ／Ａ
変換用データをもつＲＡＭ６と、各回路の出力値を所定
のタイミングに従い入力するためのｐＪ ｐ Ｘ （Ｍ
ｕｔｉｐｌｅｘｅｒ 、 ？ルチプレクサ）回路３．コ
ンパレータの結果を保持するラッチ４とで構成されてい
る。
コンパレータ１．ＲＡＭＰ、ＭＰＸ回路３゜ラッチ４は
、タイミング・ジェネレータ２で発生するタイミング信
号に従い動作する。
、タイミング・ジェネレータ２で発生するタイミング信
号に従い動作する。
第２図のタイミングチャートを参照しなからＰＷＭ制御
回路の動作を説明する。タイミング・ジェネレータ２に
より比較値となる外部の検出データを入力するように、
ＭＰＸ回路３を切換える。次にコンパレータ１のＳＷＩ
とＳＷ３をオン、ＳＷ２をオフすることで、ＭＰＸ回路
３により選択された検出値をコンパレータ１へ入力する
。同時にＤ／Ａ変換のデータをＲＡＭ５上のＤ／Ａ変換
テーブルより選択し、Ｄ／Ａ変換器５にセットする。次
にＳＷ２をオン、ＳＷｌとＳＷ３をオフすることで、Ｍ
ＰＸ回路３により選択された値と比較基準のＤ／Ａ変換
値を比較して結果は、ラッチ４に保持する。
回路の動作を説明する。タイミング・ジェネレータ２に
より比較値となる外部の検出データを入力するように、
ＭＰＸ回路３を切換える。次にコンパレータ１のＳＷＩ
とＳＷ３をオン、ＳＷ２をオフすることで、ＭＰＸ回路
３により選択された検出値をコンパレータ１へ入力する
。同時にＤ／Ａ変換のデータをＲＡＭ５上のＤ／Ａ変換
テーブルより選択し、Ｄ／Ａ変換器５にセットする。次
にＳＷ２をオン、ＳＷｌとＳＷ３をオフすることで、Ｍ
ＰＸ回路３により選択された値と比較基準のＤ／Ａ変換
値を比較して結果は、ラッチ４に保持する。
次にラッチ４の出力の一つは直接ＭＡＩＮ・ＰＷＭ回路
９に供給され、他の出力は、その出力を信号により正論
理か負論理に切換える切換手段であるｅｘｃｌｕｓｉｖ
ｅ ＯＲゲート１８，１９．２０を介してＳＵＢ−ＰＷ
Ｍ１３，１４．１５に供給される。ｅｘｃｌｕｓｉｖｅ
ＯＲゲートの他の入力はデコーダ１７からの信号を受
けるラッチ１６より供給される。
９に供給され、他の出力は、その出力を信号により正論
理か負論理に切換える切換手段であるｅｘｃｌｕｓｉｖ
ｅ ＯＲゲート１８，１９．２０を介してＳＵＢ−ＰＷ
Ｍ１３，１４．１５に供給される。ｅｘｃｌｕｓｉｖｅ
ＯＲゲートの他の入力はデコーダ１７からの信号を受
けるラッチ１６より供給される。
よって、マイクロコンピュータ（ｃｐｕ）からの信号が
デコーダ１７で復号化され、この信号を保持するラッチ
１６より１の信号を受けるゲートでは、人力１のとき出
方は０、人力０のとき出方は１となり論理は反転してＳ
ＵＢ−ＰＷＭ回路に供給され、ラッチ１６より０の信号
を受けるゲートでは、論理は反転することな（ＳＵＢ−
ＰＷＭ回路に供給される。このようにして負荷に適合し
た論理の制御信号が得られる。
デコーダ１７で復号化され、この信号を保持するラッチ
１６より１の信号を受けるゲートでは、人力１のとき出
方は０、人力０のとき出方は１となり論理は反転してＳ
ＵＢ−ＰＷＭ回路に供給され、ラッチ１６より０の信号
を受けるゲートでは、論理は反転することな（ＳＵＢ−
ＰＷＭ回路に供給される。このようにして負荷に適合し
た論理の制御信号が得られる。
Ａ／Ｄ変換器は、コンパレータ１と、Ｄ／Ａ変換器５及
び数値変換を行う演算器８と、Ａ／Ｄ変換用データをも
つＲＡＭ６、所定のタイミングに従いＡ／Ｄ変換するア
ナログ値をコンパレータへ人力するためのＭＰＸ回路３
とで構成される。Ａ／Ｄ変換ぼは、ＭＰＸ回路３で選択
されたアナログ値とＤ／Ａ変換器５による基準電圧をコ
ンパレータ１で比較し、この結果を基に入力と比較すべ
き次の基準電圧を演算器８により決めアナログ値と比較
していく。このような比較をＤ／Ａ変換器５による基準
電圧が、人力アナログ値に最も近づくまで最上位ビット
から最下位ビットまでを演算器８により決定していく。
び数値変換を行う演算器８と、Ａ／Ｄ変換用データをも
つＲＡＭ６、所定のタイミングに従いＡ／Ｄ変換するア
ナログ値をコンパレータへ人力するためのＭＰＸ回路３
とで構成される。Ａ／Ｄ変換ぼは、ＭＰＸ回路３で選択
されたアナログ値とＤ／Ａ変換器５による基準電圧をコ
ンパレータ１で比較し、この結果を基に入力と比較すべ
き次の基準電圧を演算器８により決めアナログ値と比較
していく。このような比較をＤ／Ａ変換器５による基準
電圧が、人力アナログ値に最も近づくまで最上位ビット
から最下位ビットまでを演算器８により決定していく。
本Ａ／Ｄ −Ｄ／ＡコントローラとＣＰＵとのデータの
受渡しは、菓１図（ａ）の各レジスタ（レジスタＡ、レ
ジスタＢ、レジスタＣ）を介して行う。レジスタＡは、
Ｄ／Ａ変換テーブル上にデータをセットするためのレジ
スタであり、レジスタＢは、Ａ／Ｄ変換の結果をＣＰＵ
−５ＯＢ上に読みだすためのレジスタであり、レジスタ
Ｃは、Ａ／Ｄ −Ｄ／Ａ変換動作等の状態設定とＲＡＭ
６．ＭＰＸ回路３．ラッチ４などの各アドレス設定を行
うレジスタである。
受渡しは、菓１図（ａ）の各レジスタ（レジスタＡ、レ
ジスタＢ、レジスタＣ）を介して行う。レジスタＡは、
Ｄ／Ａ変換テーブル上にデータをセットするためのレジ
スタであり、レジスタＢは、Ａ／Ｄ変換の結果をＣＰＵ
−５ＯＢ上に読みだすためのレジスタであり、レジスタ
Ｃは、Ａ／Ｄ −Ｄ／Ａ変換動作等の状態設定とＲＡＭ
６．ＭＰＸ回路３．ラッチ４などの各アドレス設定を行
うレジスタである。
以上のように本Ａ／Ｄ −Ｄ／Ａコントローラは、ＰＷ
Ｍ制御回路としての動作と、Ａ／Ｄ変換器としての動作
の２種類のモードを持ち、そのタイミングはタイミング
・ジェネレータで制御され、ＣＰＵ−５ＵＢとのデータ
のやワとりは、各レジスタを介して行われ、その出力の
論理は、切換手段であるｅｘｃｌｕｓｉｖｅ ＯＲゲー
トで切換えられる。
Ｍ制御回路としての動作と、Ａ／Ｄ変換器としての動作
の２種類のモードを持ち、そのタイミングはタイミング
・ジェネレータで制御され、ＣＰＵ−５ＵＢとのデータ
のやワとりは、各レジスタを介して行われ、その出力の
論理は、切換手段であるｅｘｃｌｕｓｉｖｅ ＯＲゲー
トで切換えられる。
第３図は、第２実施例の要部を示す構成図である。
本実施例では、ラッチ４から各ＳυＢ −ＰＷＭ回路１
３〜１５への制御信号は、ラッチ４の各出力端より、直
接セレクタ２１〜２３の一方の入力端に、又インバータ
２４〜２６を介してセレクタ２１〜２３の他方の入力端
に供給され、マイクロコンピュータからのデータにより
、各セレクタ２１〜２３ではいづれかの入力端の制御信
号が選択され、各セレクタの出力端より各ＳＯＢ・ＰＷ
Ｍ回路１３〜１５に供給される。よって、マイクロコン
ピュータからの信号によりセレクタを切換え、インバー
タを介さない入力端を選択すわば、論理は変らず、イン
バータを介する入力端を選択すれば、論理は正から負又
は負から正と反転する。この要部以外の構成は第１実施
例と同様である。
３〜１５への制御信号は、ラッチ４の各出力端より、直
接セレクタ２１〜２３の一方の入力端に、又インバータ
２４〜２６を介してセレクタ２１〜２３の他方の入力端
に供給され、マイクロコンピュータからのデータにより
、各セレクタ２１〜２３ではいづれかの入力端の制御信
号が選択され、各セレクタの出力端より各ＳＯＢ・ＰＷ
Ｍ回路１３〜１５に供給される。よって、マイクロコン
ピュータからの信号によりセレクタを切換え、インバー
タを介さない入力端を選択すわば、論理は変らず、イン
バータを介する入力端を選択すれば、論理は正から負又
は負から正と反転する。この要部以外の構成は第１実施
例と同様である。
第４図は、第３実施例の要部を示す構成図である。
本実施例では、ＭＰＸ回路３．Ｄ／Ａ変換器５とコンパ
レータ１の間に、ＳＵＢ−ＰＷＭ回路１３〜１５の負荷
の論理に応じて結線を切換えるアナログスイッチ２８．
２９を設けるもので、デコーダ１７により得たつぎに動
作するＳＵＢ−ＰＷＭ回路の負荷の論理のデータを、デ
ータセレクタ２フによって出力タイミングに同期させ、
アナログスイッチ２８．２９のストローブ端子に入力し
、コンパレータ１への入力極性を切換え、ＳＵＢ −Ｐ
ＷＭ回路の負荷の論理に適合した出力をラッチ４に得る
ことができる。この要部以外の構成は第１実施例と同様
である。
レータ１の間に、ＳＵＢ−ＰＷＭ回路１３〜１５の負荷
の論理に応じて結線を切換えるアナログスイッチ２８．
２９を設けるもので、デコーダ１７により得たつぎに動
作するＳＵＢ−ＰＷＭ回路の負荷の論理のデータを、デ
ータセレクタ２フによって出力タイミングに同期させ、
アナログスイッチ２８．２９のストローブ端子に入力し
、コンパレータ１への入力極性を切換え、ＳＵＢ −Ｐ
ＷＭ回路の負荷の論理に適合した出力をラッチ４に得る
ことができる。この要部以外の構成は第１実施例と同様
である。
第５図は、第４実施例の要部を示す構成図である。
本実施例では、ラッチ４の各出力端と、ＳＵＢ−ＰＷＭ
回路１３〜１５の間に、第１実施例と同様に、ｅｘｃｌ
ｕｓｉｖｅ ＯＲゲート１８〜２０を設けるものである
が、本実施例では、このゲート１８〜２０を、各ＳＵＢ
−ＰＷＭ回路の負荷の論理に応じた信号を発生するＲＯ
Ｍ３０で制御するものである。
回路１３〜１５の間に、第１実施例と同様に、ｅｘｃｌ
ｕｓｉｖｅ ＯＲゲート１８〜２０を設けるものである
が、本実施例では、このゲート１８〜２０を、各ＳＵＢ
−ＰＷＭ回路の負荷の論理に応じた信号を発生するＲＯ
Ｍ３０で制御するものである。
そして、このＲＯＭ３０にマスクＲＯＭを用い、チップ
製造の際、マイクロコンピュータ周辺のＲＯＭにプログ
ラムを書き込むマスクパターンで、周辺のＲＯＭへの書
き込みと同時に書き込むようにする。この製法によれば
工程を増すことなく出力の論理が変更でき、論理の変更
にコストがかからない。ＲＯＭ３０として、前記マスク
ＲＯＭのかわりにＰ ＲＯＭ （ｐａｏｇｒａａｕｓａ
ｂｌｅＲＯＭ）を用いれば、使用の際書き込みができ、
更にＥＰＲＯＭ（ｅｒａｓａｂｌｅ ＲＯＭ）を用い
れば負荷の論理に応じて消去、書き込みが可能となる本
実施例では、専用のＲＯＭで制御出力の論理を決定して
いて、プログラムで論理を決定していないため、マイク
ロコンピュータが暴走しても、論理が安定していて、最
少出力設定時に正帰還がかかって最大出力を出すといっ
たことがない。
製造の際、マイクロコンピュータ周辺のＲＯＭにプログ
ラムを書き込むマスクパターンで、周辺のＲＯＭへの書
き込みと同時に書き込むようにする。この製法によれば
工程を増すことなく出力の論理が変更でき、論理の変更
にコストがかからない。ＲＯＭ３０として、前記マスク
ＲＯＭのかわりにＰ ＲＯＭ （ｐａｏｇｒａａｕｓａ
ｂｌｅＲＯＭ）を用いれば、使用の際書き込みができ、
更にＥＰＲＯＭ（ｅｒａｓａｂｌｅ ＲＯＭ）を用い
れば負荷の論理に応じて消去、書き込みが可能となる本
実施例では、専用のＲＯＭで制御出力の論理を決定して
いて、プログラムで論理を決定していないため、マイク
ロコンピュータが暴走しても、論理が安定していて、最
少出力設定時に正帰還がかかって最大出力を出すといっ
たことがない。
本実施例においても、この要部以外の構成は、第１実施
例と同様である。
例と同様である。
（発明の効果〕
以上説明した如く、本実施例の画像形成装置用集積回路
は、信号により負荷に適合した正論理か負論理を選択し
出力できるので、負荷の論理に応じて別の回路にすると
か、別端子を設けるといった必要がなく、同一の集積回
路を使用することができるのて、量産効果が期待できる
。
は、信号により負荷に適合した正論理か負論理を選択し
出力できるので、負荷の論理に応じて別の回路にすると
か、別端子を設けるといった必要がなく、同一の集積回
路を使用することができるのて、量産効果が期待できる
。
又、本発明の画像形成装置用集積回路の製法によれば、
工程を増すことなく所望の論理の集積回路を得ることが
でき、論理の変更にコストがかからない。
工程を増すことなく所望の論理の集積回路を得ることが
でき、論理の変更にコストがかからない。
第１図（ａ）は本発明の第１実施例要部の構成図、第１
図（ｂ）はコンパレータの回路図、第２図は同実施例要
部のタイミングチャート、第３図は第２実施例要部の構
成図、第４図は第３実施例要部の構成図、第５図は第４
実施例要部の構成図、第６図は従来例の構成図である。 １・・・−コンパレータ ４−−−−−−ラッチ １８〜２０ ・＝−ｅｘｃｌｕｓｉｖｅ ＯＲゲート２
８．２９−−−−アナログスイッチ ３０−−−−− ＲＯＭ
図（ｂ）はコンパレータの回路図、第２図は同実施例要
部のタイミングチャート、第３図は第２実施例要部の構
成図、第４図は第３実施例要部の構成図、第５図は第４
実施例要部の構成図、第６図は従来例の構成図である。 １・・・−コンパレータ ４−−−−−−ラッチ １８〜２０ ・＝−ｅｘｃｌｕｓｉｖｅ ＯＲゲート２
８．２９−−−−アナログスイッチ ３０−−−−− ＲＯＭ
Claims (5)
- （１）マイクロコンピュータとその周辺のメモリＲＯＭ
ＲＡＭ、カウンタ等のデジタル回路と共に、コンパレー
タと、該コンパレータの出力信号を保持する保持手段と
、該保持手段の出力を正論理か負論理に信号により切換
える切換手段とを同一チップに集積したことを特徴とす
る画像形成装置用集積回路。 - （２）マイクロコンピュータからの信号により切換手段
を切換えることを特徴とする請求項１記載の画像形成装
置用集積回路。 - （３）切換手段を切換える信号を発生するＲＯＭを備え
ることを特徴とする請求項１記載の画像形成装置用集積
回路。 - （４）請求項３記載の画像形成装置用集積回路を製造す
る際、マイクロコンピュータ周辺のＲＯＭにプログラム
を書き込むマスクパターンで、切換手段を切換える信号
を発生するＲＯＭに、マイクロコンピュータ周辺のＲＯ
Ｍへの書き込みと同時に書き込むことを特徴とする画像
形成装置用集積回路の製法。 - （５）マイクロコンピュータとその周辺のメモリＲＯＭ
ＲＡＭ、カウンタ等のデジタル回路と共に、コンパレー
タと、該コンパレータへの入力回路を該マイクロコンピ
ュータからの信号により切換えてコンパレータの出力を
正論理か負論理にする切換手段と、コンパレータの出力
信号を保持する保持手段とを同一チップに集積した画像
形成装置用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148308A JPH01316755A (ja) | 1988-06-17 | 1988-06-17 | 画像形成装置用集積回路及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148308A JPH01316755A (ja) | 1988-06-17 | 1988-06-17 | 画像形成装置用集積回路及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01316755A true JPH01316755A (ja) | 1989-12-21 |
Family
ID=15449884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148308A Pending JPH01316755A (ja) | 1988-06-17 | 1988-06-17 | 画像形成装置用集積回路及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01316755A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397710U (ja) * | 1990-01-18 | 1991-10-08 |
-
1988
- 1988-06-17 JP JP63148308A patent/JPH01316755A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397710U (ja) * | 1990-01-18 | 1991-10-08 |
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