JPH01318264A - 自己消弧素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はゲートターンオフサイリスタ等の電力用自己消
弧素子に関するものである。

Ｂ１発明の概要 本発明は、Ｎ形半導体よりなるベース層に相当する部分
が例えばＮ−層とＮ゛層とにより構成され、Ｎ°層とア
ノード電極とをショート層により短絡した自己消弧素子
において、 ノヨート層を、カソードエレメントの投影像に対してそ
の中央部を通るように直交して配置するとノ（にショー
ト率を２０％以下にする抑えることによ−）て、 ターンオフ損失及び定常損失を増加させることなしにタ
ーンオフ損失を低減することができ、しかしターンオン
特性も良好であるという効果を狙った乙のである。

Ｃ従来の技術 ケートターンオフサイリスタ（以下ｒＧＴＯＪという。

）は電力用自己消弧素モとして、高耐電圧、大電流の分
野で増々特徴を発揮しつつある。

しかしながら高耐電圧のＧＴＯでは、定常損失とスイッ
チング損失か大きく、この低減が要求されている。

以下に定常損失、スイッチング損失の夫々の対策例につ
いて述べる。

（定常損失について） 第４図は従来のＧＴＯの構造を示す図であり、ｌはＰ層
層よりなるゲート層（以下「Ｐゲート層」という。）、
ＩＩはＰ”層よりなる埋め込みゲート層、２はＮ”層よ
りなるエミツタ層（以下「Ｎエミツタ層」という。）、
２１はカソード電極、３はＰ層よりなるベース層（以下
「Ｐベース層」という。）、４はＮ層よりなるベース層
（以下「Ｎベース層ゴという。）、５はＰ層よりなるエ
ミツタ層（以下「Ｐエミッタ層」）、５１はアノード電
極である。

第４図に示すＧＴＯにおいて、高耐電圧化すればする程
Ｎベース４の幅か増加する。ここで一般にはＮベース４
の幅Ｗ、とオン電圧ＶＴＭとの間には次のような関係が
ある。

ただして３．τ３が大きく、エミッタの対称性が良く、
１０＜ｊ＜１００ＯＡ／ｃｍ’のときでβ−ｑ／に’ｒ
、ｑ：電荷、に電荷層ツマン定数。

１゛：絶対温度、ｊ：電流密度、ｂ＝Ｄ、／Ｄｐ。

ｂ’　　＝ｂ／（ｂ＋１）、ＤＩ、、Ｄｐ：ベース領域
の電子・ホールの拡散係数、τ２．τ、二Ｎベース。

ｒ）ベースの少数キャリアのライフタイム、Ｗ、。

Ｗ、・Ｎベース、Ｐベースの幅、Ｗ＝Ｗ、十Ｗ。

ｔＮ：Ｐエミッターの実効不純物量、Ａ、Ｂｏ。

Ｃｏ：定数 これかられかるようにＮベースの幅Ｗ、が増加するとオ
ン電圧は増加し、結果的に定常損失が増加する。ＧＴＯ
の高耐電圧化に伴う定常損失の増加の大部分はこのＮベ
ースの幅Ｗ、の増加によるものである。

これを解決するために、埋め込みゲート形ＧＴＯを例に
とると、第５図に示すようなＰＩＮベース構造のＧＴＯ
が提案されている。ＰＩＮベース構造は、第４図に示す
ＰＮベース構造のＮベースに相当する部分を不純物濃度
の低いＮ−層よりなるベース層６と不純物濃度の高いＮ
層層よりなるバッファ層７とにより構成したものであり
、Ｎ形半導体よりなるベース層（ベース層６とバッファ
層７とを合わせた部分）の幅が同じ耐電圧でＰＮベース
構造の約２／３で済むという利点がある。

従ってその分だけＰＩＮ構造における定常損失も小さい
。

（スイッチング損失について） スイッチング損失にはターンオン損失とターンオフ損失
とがある。ターンオン損失は一般的に素子のゲート構造
及び少数キャリアのライフタイムと密接な関係がある。

素子の高耐電圧化で特にその増大が問題となるのはター
ンオフ損失である。

ターンオフ損失は下降時間中の損失（フォール損失）と
テイル時間中の損失（テイル損失）とに分かれる。第６
図はターンオフ特性を示す図であり、実線（１）、鎖線
（２）、点線（３）は夫々電流、電圧、損失電力を示す
。この損失の中でテイル損失は時として全ターンオフ損
失の９０％近くをしめる。それでこのテイル損失を低減
することがターンオフ損失を減少させるのに最も有効で
ある。

テイル損失はティルミ流に起因する。ティルミ流はＧＴ
Ｏのターンオフ過程において、Ｐゲート層ｌよりＰベー
ス層３の過剰なキャリアを引き出し、Ｐベース層３、Ｎ
ベース４間の主接合が回復していくときに、Ｎベース層
４中に残った過剰なキャリアが消滅する。二とにより流
れる電流である。

Ｎベース層４にはＰベース層３のようにゲート部がない
ため、過剰なキャリアはゲート部より引き出されず、Ｐ
エミッタ層５より注入されたキャリアと再結合すること
によって消滅する。素子を高耐電圧化すると、Ｎベース
層４は不純物濃度が低くなり、また幅が増加するため、
過剰なキャリアが増える。さらにＮベース層４の幅の増
加によってターンオン特性を著しく損なわないために、
Ｎベース層４のキャリアのライフタイムは長くしてやら
なければならない。それでＧＴＯを高耐電圧化すればす
るほどティルミ流は増え、テイル損失が増加するわけで
ある。

これを解決するために埋め込みゲート形ＧＴＯを例にと
ると、第７図に示すようなアノードエミッタショート構
造が提案されている。この構造は、アノード電極５１に
Ｎベース層４の一部をショートさせた構造であり、テイ
ル時間中のＮベース層４中の過剰なキャリアをアノード
電極により引き出せるようにした構造である。従ってア
ノードエミッタショート構造では、テイル損失が小さく
、結果としてスイッチング損失が小さいという利点をも
つ。

Ｄ１発明が解決しようとする課題 以上、ＧＴＯの高耐電圧化に伴って増加する定常損失と
スイッチング損失の低減に有効な代表的な構造について
述べた。ところが、これらの構造には次に記するような
問屋がある。

ＰＩＮベース構造は定常損失の低減には有効であるが、
スイッチング損失の低減にはほとんど効果がない。ただ
Ｎベース層４中で最後に残る過剰キャリアが前記主接合
の回復に伴い、高濃度のバッファ層７に集まり、バッフ
ァ層７のキャリアのライフタイムが比較的短いため、過
剰キャリアの消滅がやや速いが、アノードエミッタショ
ート構造はどの大きな効果はない。

一部アノードエミッタショート構造は、スイッチング損
失の低減には有効であるが、定常損失の低減にはほとん
ど効果がない。またスイッチング損失の低減つまりテイ
ル損失の低減においても、Ｎベース層４中の過剰なキャ
リアを引き出す効果がアノードエミッタをショートした
部分及び近傍に限られるため、テイル損失はショートの
程度によっては全ターンオフ損失の数１０％をしめる事
もある。

これらを解決する新しい方法としては、ＰＩＮベース構
造とアノードエミッタショート構造を組み合わせた構造
を本発明者は既に提案している（特願昭６２−３２４５
２］号）うこれはＰＩＮベース構造を有するＧＴＯにア
ノードエミッタショート構造を組み合わせたことにより
定常損失を少なく（−、スイッチング損失をＰＩＮベー
ス構造と組み合わせる事により単なるアノードエミッタ
ショート構造のＧＴＯよりさらに低減している。

第８図は、埋め込みゲート形ＧＴＯに適用した新構造の
阻止を示す図である。ここでＮ−ベース層６は、不純物
濃度がＩ　Ｘ　１０Ｉ３ａ　ｔ　ｏｍｓ／ｃｍ’以下で
あり、その厚さはＧＴＯの順耐電圧の設計値により決定
される。またバッファ后７のうちＰエミッタ層５よりも
図中上側に位置している部分＆は、素子が順阻止状態の
ときＮ−ベース層６に広がる空乏層の端をＰエミッタ層
５に到達させないためと、Ｐエミッタ層５からのキャリ
アの注入を著しく損なわせないために、ピーク不純物濃
度が５ｘ　１０′５−Ｉ　Ｘ　１０”ａ　ｔ　ｏｍｓ／
ｃｍ３、厚さが５０〜９０μｍとなっている。さらにバ
ッファ層７からアノード電極５．にショートされている
部分すはアノード電極５．と良好なオーム接触を得るた
めに表面不純物濃度が１×１０”ａ　ｔ　ｏｍｓ／ｃｍ
３以上となっている。

この新構造を得るための製造手段の例を以下にのべる。

バッファ層７のａ部については、特願昭５８−２５１４
７２号で示したようにＮ型不純物をデボツノワンし、こ
の上にエピタキシャル成長１こより比較的低濃度の層を
形成した後、加熱処理して形成する。さらにバッファ層
７のｂ部については、特願昭５９−２２７５７５号で示
した方法を用いて上記加熱処理を行う前にエピタキシャ
ル成長表面より高β度のＮ型不純物をデポジションする
ことによって形成する。

第８図に示す新構造の素子は次のような効果がある。

■ＰＩＮベース構造になっているため、同じ耐電圧で従
来構造のＧ　Ｔ　ＯよりＮベース幅が約２／３で良く、
従って定常損失が３０％以上少ない。

■従来、スイッチング損失の中で大きな比重をしめる夕
・−ン才）損失のテイル損失分を減少させるのに有効で
あったアノードエミッタショート構造に比べ、さらに数
ｌＯ％もテイル損失分を減少できる。

■この現象は以下のように説明できる。テイル時間にお
いて、Ｎベース中で最後に残る過剰キャリアは主接合の
回復に伴い、高濃度のＮ°層（ａ部）に集まる。集めら
れた過剰キャリアは、高濃度つまり低抵抗のＮ°層（ａ
部）を通１７てショート層をなすＮ０層（ｂ部）からア
ノード電極５１へ引き出される。

この作用はあたかもＰベース層３中に設けられた埋め込
みゲート層ｌ、のように、埋め込みゲート層をＮベース
層中に設けたようなものである。

それで従来のアノードエミッタショート構造がアノード
エミッタをショートした部分および近傍からしか過剰な
キャリアを引き出せなかったのに比べ、第８図に示す新
構造では、全面積からすみやかに過剰なキャリアを引き
出す事ができる。

以上のように、この新構造は定常損失及びスイッチング
損失の低減を同時に達成し得る優れた方法である。しか
し、低抵抗のＮ°層７の３部が存在するために、通常の
アノードエミッタショート方法を行ったのでは、ＧＴＯ
のターンオン特性などが著しく損なわれてしまうという
欠点かった。

本発明の目的は、定常損失及びスイッチング損失を低減
し、しかもターンオン特性も良好なＧＴｏ等の自己消弧
素子を提供することにある。

Ｅ９課題を解決するための手段 本発明は、Ｐ形半導体よりなるＰベース層、Ｎ形半導体
よりなるＮベース層、このＮベース層よりも不純物濃度
の高いバッファ層及びＰ形半導体よりなるＰエミッタ層
をこの順に積層してなり、前記Ｐベース層にはカソード
エレメントを島状に配置すると共に、前記Ｐエミッタ層
にはアノード電極を設け、前記バッファ層とアノード電
極との間にはこれをショートするためのＮ形半導体より
なるショート層を設け、 前記Ｐベース層に設けられたゲート層から電流を引き抜
くことによりターンオフする自己消弧素子において、 前記ショート層を、前記カソードエレメントの投影像の
長手方向における中央部を通りかつ前記投影像と直交ま
たは略直交するように配置すると共に、前記アノード電
極とショート層との接合面積のアノード電極面積に対す
る比率が２０％以下であることを特徴とする。

Ｆ、実施例 第１図は本発明のＧＴＯの一部（単位ＧＴＯの１層２部
分）を示す図であり、第４図及び第５図と同一符号のも
のは同一部分若しくは相当部分を示す。このＧＴＯにお
いては、Ｐベース層３にカソードエレメントをなすＮエ
ミツタ層２が島状に配置されると共に、Ｎ０層よりなる
バッファ層７とアノード電極５．との間には、これをシ
ョートするためのＮ”層よりなるショート層７．が設け
られている。このショート層７１は、Ｎエミツタ層２の
投影像の長手方向における中心部を通りかつ＋’＋ｉｊ
記投影像と直交オろように配置されている１゜そしてア
ノード電極５．とショート層７．との接合面積をＡ１、
アノード電極５１の面積をＡ、とすると、ＡＩ／　Ａ２
Ｘ　Ｉ　ＯＯ（ショート率）が２０％以下に設計されて
いる。８はＰ゛エミツタ層ある。

次にショート率に関する試験について述べろと、本発明
者が既に提案した第８図に示す構造のＧＴＯをショート
率を変えて各ショート率毎に製造したその製法と不純物
濃度は「Ｄ　発明が解決しようとする課題」の項におけ
る当該構造の説明中にて述べたと同様であり、またショ
ート層のパターンはメツシュ状とした。各ＧＴＯについ
て最小ゲートトリガ電流１ｇ＋を凋へたところ、■□は
ショート率が大きくなるにつれて上昇し、ノヨート率が
２０％を越えると十数Ａにも達してしまうことがわかっ
た。またこれら試作品において、ショート率が１０％以
下ではターンオン特性及びオン状態特性には大きに差は
見られないが、１０％を越えるといずれの特性とも徐々
に悪くなり、２０％を越えると急激に劣化していくこと
がわかった。

一方従来のＰＩＮベース構造を有しないアノードエミッ
タショート構造では、ショート率５０％前後が通常用い
られていた。これはＰＩＮベース構造を有しないため、
ショート率が大きくてもＩｔｌの値が数Ａ以下に抑えら
れており、従ってショート率には全く着目されていなか
ったことによる。

更にショート層の配置パターンの影響を調べるために、
ショート率を７％として、従来のようにＮエミツタ層の
直下に即ちその投影像に重なるようにショート層を設け
たＧＴＯと本発明によるＧＴＯとの２種類を先の試験に
おける製法と同様の方法で試作した。これらＧＴＯの素
子径は４６ｍｍφ、Ｎベース層（Ｎ−唐）のピーク不純
物濃度は２ＸＩＯ”ａｔｏｍｓ／ａｍ’、その厚さは７
００μｍ、Ｎバッファ層（Ｎ’層）のピーク不純物濃度
は２．３ｘ　ｌ　Ｏ”ａ　ｔ　ｏｍｓ／ｃｍ”、その厚
さは９５μｍ１シヨ一ト層（Ｎ゛°層）のピーク不純物
濃度はｓｘ　１０”ａ　ｔ　ｏｍｓ／ｃｍ３、その厚さ
は８０μｍであり、本発明によるＧＴＯのショート層は
幅２００μｍの帯状パターンとした。

これらＧＴＯについてＩ　ｇｔとオン状態電圧（ｖＴ、
４）とを調べたところほとんど差はなかったが、テイル
損失を調べた結果では大きな差があった。第２図は、試
作した素子において接合温度１２５℃、しゃ断電流５０
０Ａ、過充電電圧ピーク（６６０Ｑ　ＯＶのしゃ新波形
のティルミ流部を示す。

なお第２図には、比較のためにショート率Ｏ％の素子に
ついての結果も合わせて示した。第２図中（１）〜（３
）は夫々ショート率０％の素子、従来構造の素子、本発
明の素子のティルミ流部である。この結果から本発明に
おけるショート層の配置パターンは、ティルミ流を減少
させるためには従来法に比べてかなり有効であることが
わかる。

更に第３図に試作した素子のターンオフ損失を同様に示
す。第３図中Ｓ、〜Ｓ３は夫々ショート率Ｏ％の素子、
従来構造の素子、本発明の素子に対応する。第３図から
も本発明の素子がスイッチング損失を低減するのに有効
であることがわかる。

このように本発明に係るシフ−８層の配置パターンが従
来の配置パターンに比べてティルミ流の減少つまりター
ンオフ時のＮベース層中の過剰キャリアの引き出しに有
効である理由を以下に述べる。

まずＰＩＮベース構造を有しないＧＴＯについてである
が、この場合、ターンオフ時のＮベース層中の過剰キャ
リアはカソードエレメント直下に集中している。特にカ
ソードエレメントの中心直下に集中しやすい。それで、
従来のアノードエミッタショート構造のショート層のパ
ターンは、カソードエレメント直下の中心付近に配する
のが最も有効とされていた。しかしＰＩＮベース構造を
有するＧＴＯでは、低抵抗のＮバブ７７層の働きで過剰
キャリアはカソードエレメントよりはみ出し、単位ＧＴ
Ｏ全体にひろがっている。また隣接する単位ＧＴＯとの
相互作用により、特に単位ＧＴＯのカソードエレメント
の投影像の中心を通りほぼ垂直に交差する帯状に過剰キ
ャリアが集中しやすい。よって本発明のようなパターン
にショート層を配する方法が過剰キャリア引き出しに最
も有効となる。

なお本発明は、主電流導通部が、ＰＮ接合で形成される
静電誘導形サイリスタ（Ｓ　Ｉ　Ｔｈ）に適用しても全
く同様の効果が得られる。

Ｇ１発明の効果 本発明によれば、ＰＩＮベース構造にアノードエミッタ
ショート構造を組み合わせているため、定常損失及びス
イッチング損失の低減を図ることができる。そしてＰＩ
Ｎベース構造におけるショート率とターンオン特性及び
オン状態特性との関係を見い出して、ショート率を２０
％以下としているため、ターンオン特性及びオン状態特
性を損なわないで済む。更に過剰キャリアの広がりに着
目してショート層を、カソードエレメントの投影像の長
手方向における中央部を通りかつその投影像と直交また
は略直交するように配置しているため、ティルミ流をよ
り一層減少させ、これによりターンオフ損失の低減化を
図ることができ、従来のショート層の配置パターンを採
用した場合に比べて、ターンオン損失及び定常損失を増
加させることなく、例えばターンオフ損失を５０％程低
減できる。

【図面の簡単な説明】

第１図は本発明の実施例に係る素子を示す構造図、第２
図はティルミ流を示す波形図、第３図は各素子のターン
オフ損失を示す比較図、第４図。 第５図、第７図及び第８図は、各々従来例を示す断面図
、第６図はターンオフ特性を示すグラフである。 ｌ・・・Ｐゲート層、２・・・Ｎエミツタ層、３・・・
Ｐベース層、５．・・・アノード電極、６・・・Ｎ−ベ
ース層、７・・・Ｎ゛バツフフ層７１・・・Ｎ”ショー
ト層、８・・・Ｐ０エミッタ層。 第１図 実施例の構造図 Ｉ　Ｐゲート呵　　　　７Ｘ◆バブフア腎２　　＼エミ
ツタ層　　　　７１・＼０ノヨートリ３　Ｐベース層　
　　　８−　Ｐ４エミッタ層６　＼−ベース層 第４図　　　　　　第５図 従来例の断面図　　　　　　　　　　　　　　　　　　
従来例の断面図第６図 ターノオフ特性図 第７図 従来例の断面図 第８図 従来例の断面図

Claims (1)

【特許請求の範囲】
1. （１）Ｐ形半導体よりなるＰベース層、Ｎ形半導体より
   なるＮベース層、このＮベース層よりもＮ形不純物濃度
   の高いバッファ層及びＰ形半導体よりなるＰエミッタ層
   をこの順に積層してなり、前記Ｐベース層にはカソード
   エレメントを島状に配置すると共に、前記Ｐエミッタ層
   にはアノード電極を設け、前記バッファ層とアノード電
   極との間にはこれをショートするためのＮ形半導体より
   なるショート層を設け、 前記Ｐベース層に設けられたゲート層から電流を引き抜
   くことによりターンオフする自己消弧素子において、 前記ショート層を、前記カソードエレメントの投影像の
   長手方向における中央部を通りかつ前記投影像と直交ま
   たは略直交するように配置すると共に、前記アノード電
   極とショート層との接合面積のアノード電極面積に対す
   る比率が２０％以下であることを特徴とする自己消弧素
   子。