JPH01320556A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータシステム等のデータ処理装置に関
し、更に詳述すれば、所謂キャッシュメモリを備えたデ
ータ処理装置に関する。

〔従来の技術〕

コンピュータシステム等のデータ処理装置においては、
データ処理を行うプロセッサの処理速度に比してデータ
が格納されている主メモリの処理速度、即ち主メモリか
らのデータの読出しは比較的低速である。このため、主
メモリに格納されているデータの一部を小容量ではある
が高速処理可能なバッファメモリ、所謂キャッシュメモ
リを備えたデータ処理装置が普及している。

このキャッシュメモリは、主メモリに格納されているデ
ータの内、使用頻度が高いデータあるいは比較的新しく
使用されたデータを格納しておき、プロセッサによる処
理対象のデータがこのキャッシュメモリに存在する場合
には主メモリではなくキャッシュメモリが直接アクセス
されてそのデータが読出されることにより、プロセッサ
によるメモリアクセスを高速化するものである。なお、
処理対象のデータがキャッシュメモリに存在しない場合
には、主メモリからデータが読出されてプロセッサによ
り処理されると共にキャッシュメモリにも格納されて爾
後のアクセスに備えるようになっている。

このようなキャッシュメモリを備えた従来のデータ処理
装置の一例として、ｒ８０３８６　ＨａｒｄｗａｒｅＲ
ｅｆｅｒｅｎｃｅ　ＭａｎｕａｌＪ　（Ｉｎｔｅ１社発
行）のＣｈａｐｔｅｒ　７Ｐ７−１〜７−１６に示され
たキャッシュシステムの構成を第４図のブロック図に示
す。

第４図において、１はプロセッサであり、データの処理
を行う。

２は主メモリであり、プロセッサ１により処理される種
々のデータが格納されている。

３はキャッシュコントローラであり、キャッシュメモリ
４を制御する。

キャッシュメモリ４は主メモリ２に比して記憶容量は小
さいものの、処理速度が高速なバッツァメモリを使用し
ている。

またプロセッサ、主メモリ２及びキャッシュコントロー
ラ３の間はアドレス線５にて接続されている。このアド
レス線５により、プロセフす１から主メモリ２及びキャ
ッシュコントローラ３ヘデータ読出しのためのアドレス
が与えられる。

プロセッサｌと主メモリ２及びキャッシュメモリ４との
間は相互にデータ線６にて接続されており、それぞれの
間でのデータの送受が行われる。

キャッシュコントローラ３とキャッシュメモリ４との間
はキャッシュ制御信号線７により接続されており、キャ
ッシュコントローラ３からキャツシュメモリ４ヘキヤツ
シユ制御信号が与えられる。

キャッシュコントローラ３と主メモリ２との間はキャッ
シュロード要求信号線８にて接続されており、キャッシ
ュコントローラ３から主メモリ２ヘキヤソシユロード要
求信号が与えられる。

このような従来のデータ処理装置の動作を第５図のフロ
ーチャートに示す。

まずプロセッサｌは、データの読出しに際してはアドレ
ス線５を介してアドレスを出力する（ステップＳ１）、
このアドレスはキャッシュコントローラ３に与えられ、
キャッシュコントローラ３はプロセッサ１が要求してい
るデータがキャッシュメモリ４内に存在するか否かを判
断する（ステップＳ２）、当該データが存在する場合（
キャツシュヒツト）にはキャッシュコントローラ３はキ
ャッシュメ千り４に対してキャッシュ制御信号線７を介
してキャッシュ制御信号を与えて当該データをデータ線
６へ出力させる（ステップ５３．３４）、そして、プロ
セッサ１はこのキャッシュメモリ４からデータ線６へ出
力されたデータを受取ることによりデータの読取りを行
う　（ステップＳ５）。

一方、プロセッサ１が要求しているデータがキャッシュ
メモリ４内に存在しないとキャッシュコントローラ３が
判定した場合（キャッシュミス）には、キャッシュコン
トローラ３はキャッシュロード要求信号線８を介して主
メモリ２にキャッシュロード要求信号を送る（ステップ
Ｓ３．Ｓ６）、これにより主メモリ２はアト・レス線５
を介して与えられているアドレスに格納されているデー
タをデータ線６へ出力する（ステップＳ７）、この主メ
モリ２からデータ線６へ出力されたデータはキャッシュ
メモリ４に格納される（ステップＳ８）　と共にプロセ
ッサｌにより読取られる（ステップＳ５）。

〔発明が解決しようとする課題〕

ところで、上述の如きキャッシュメモリを有するデータ
処理装置においては、主メモリをアクセスすることなく
キャッシュメモリのアクセスのみにてデータ処理を行わ
れる確率、即ちヒント率が高ければ高い程データ処理効
率、処理速度が向上することは明らかである。しかし、
従来のキャッシュメモリを備えたデータ処理装置では、
上述のようにキャッシュミスに際しては必ず主メモリ２
からキャッシュメモリ４へ新たにデータがロードされて
格納されるため、これに代わってそれまでキャッシュメ
モリ４に格納されていたデータのいずれかが消去される
。このため、たとえば使用頻度が低いデータをキャッシ
ュメモリ４へ格納するために使用頻度が高いデータが消
去される事態も有り得、キャッシュメモリ４に対するヒ
ント率の低下を招来する可能性がある。

本発明はこのような事情に鑑みてなされたものであり、
処理速度をより向」ニさせ得るキャッシュメモリを備え
たデータ処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置は５、キャッシュミス時に主メ
モリからキャッジ１メモリへデータをロードして格納す
るか否かを指定する手段を備えている。

〔作用〕

本発明のデータ処理装置では、キャッシュミス時に当該
データが使用頻度の低いものである場合には新たに主メ
モリからキャソシュメモリヘデータヘロードされない。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るデータ処理装置の構成を示すブロ
ック図であり、前述の従来例の構成を示す第４図と同一
または相当部分には同一の参照符号を付与しである。

第１図において、１はプロセフ９・であり、データの処
理を行う。

２は主メモリであり、プロセッサ１により処理される種
々のデータが格納されている。この主メモリ２は第２図
にそのメモリ構成を模式的に示す如く、それぞれのデー
タはアドレスフィールドへＤＤ。

データフィールドＤＡＴＡにて構成されている他、本発
明を特徴付ける各１ビツトのキャッシュロードイネーブ
ルビットＣ１，Ｅ　Ｂが備えられている。このキャッシ
ュロードイネーブルビフトＣＬＥ旧よ、その内容がたと
えば”Ｏ”であればプロセッサ１によりアクセスされて
読出された場合にもキャッシュメモＩ７４へのロードを
行わないことを指示し、“１″であれば従来例同様にキ
ャッシュメモリ４へのロードを行うことを指示するもの
である。

３はキャッシュコントローラであり、キャッシュメモリ
４を制御する。

キャッシュメモリ４は主メモリ２に比して記憶容量は小
さいものの、処理速度が高速なバッファメモリを使用し
ている。

またプロセッサ、主メモリ２及びキャッシュコントロー
ラ３の間はアドレス線５にて接続されている。このアド
レス線５により、プロセッサ１から主メモリ２及びキャ
ッシュコントローラ３ヘデータ続出しのためのアドレス
が与えられる。

プロセッサ１と主メモリ２及びキャッシュメモリ４との
間は相互にデータ線６にて接続されており、それぞれの
間でのデータの送受が行われる。

キャッシュコントローラ３とキャッシュメモリ４との間
はキャッシュ制御信号線７により接続されており、キャ
ッシュコントローラ３からキャッシュメモリ４ヘキヤツ
シユ制御信号が与えられる。

キャッシュコントローラ３と主メモリ２との間はキャッ
シュロード要求信号線８にて接続されており、キャッシ
ュコントローラ３から主メモリ２ヘキヤツシエロード要
求信号が与えられる。

更に主メモリ２とキャッシュコントローラ３との間はギ
ヤノシュロードイネーブル信号線１０にて接続されてお
り、プロセッサ１により主メモリ２がアクセスされた際
にアクセス対象のアドレス＾ＯＤのキャッシュロードイ
ネーブルビットＣＬＥＢの内容（“１″または“０２）
が主メモリ２からキャッシュコントローラ３へ送られる
。

このような本発明のデータ処理装置の動作を第３図のフ
ローチャートに示す。なお、前述の第５図に示した従来
例の動作手順を示すフローチャートと同一の処理内容に
は同一のステップ番号を付与しである。

まずプロセッサ１は、データの続出しに際してはアドレ
ス線５を介してアドレスを出力する（ステップＳ１）、
このアドレスはキャッシュコントローラ３に与えられ、
キャッシュコントローラ３はプロセッサ１が要求してい
るデータがキャッシュメモリ４内に存在するか否かを判
断する（ステップＳ２）。当該データが存在する場合（
キャツシュヒツト）にはキャッシュコントローラ３はキ
ャッシュメモリ４に対してキャッシュ制御信号線７を介
してキャッシュ制御信号を与えて当該データをデータ線
６へ出力させる（ステップＳ３．　Ｓ４）、そして、プ
ロセッサ１はこのキャッシュメモリ４からデータ線６へ
出力されたデータを受取ることによりデータの読取りを
行う　（ステップＳ５）。

一方、プロセッサ１が要求しているデータがキャッシュ
メモリ４内に存在しないとキャッシュコントローラ３が
判定した場合（キャッシュミス）には、キャッシュコン
トローラ３はキャッシュロード要求信号線８を介して主
メモリ２にキャッシュロード要求信号を送る（ステップ
Ｓ３．　Ｓ６）、これにより主メモリ２はアドレス線５
を介して与えられているアドレスに格納されているデー
タをデータ線６へ出力する（ステップＳ７）　と共に、
キャッシュコントローラ３へは当該データのキャッシュ
ロードイネーブルビットＣＬＵＢの内容をキャッシュロ
ードイネーブ信号としてキャッシュロードイネーブル信
号線１０を介して出力する（ステップＳ９）。

キャッシュコントローラ３は主メモリ２から与えられた
キャッシュロードイネーブル信号が“１＃であれば、ス
テップＳＩＯから従来例同様にステ７プＳ８へ処理が進
められる。即ち、主メモリ２からデータ線６へ出力され
たデータはキャッシュメモリ４に格納される　（ステッ
プＳ８）と共に、プロセッサ１により読取られる　（ス
テップＳ５）。

一方、ステップＳＩＯにおいてキャッシュロードイネー
ブル信号が“０″であった場合には、キャッシュコント
ローラ３は主メモリ２からデータ線６へ出力されている
データをキャッシュメモリ４ヘロードすることなく、ス
テップＳ５におけるプロセッサｌによるデータの読込み
のみが行われる。

このように本発明のデータ処理装置では、キャッシュメ
モリ４に存在しないデータがプロセッサ１によりアクセ
スされた場合に、そのデータが主メモリ２から読出され
ることは従来例と同様であるが、それぞれのデータをキ
ャッシュメモリ４にロードするか否かをキャソシュロー
ドイネーブルビ、）ＣＬＥＢにより予め設定してお（こ
とにより、使用頻度の低いデータがキャッシュメモリ４
にロードされることはない。このため、キャッシュメモ
リ４には常に使用頻度が高いデータのみが格納されるこ
とになるので、キャッシュメモリ４のヒツト率が向上し
てプロセッサ１によるデータアクセスの処理効率が向上
する。

〔発明の効果〕

以上のように本発明のデータ処理装置によれば、プロセ
ッサによるアクセスの頻度が低いデータがアクセスされ
た際にそのデータをキャッシュメモリにロードしないよ
うに予め設定可能になるので、キャツシュヒツトの確率
が向上し、データ処理速度が向上する。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の構成を示すブロック
図、第２図はその主メモリのメモリ構成を示す模式図、
第３図はその動作手順を示すフローチャート、第４図は
従来のキャッシュメモリを有するデータ処理装置の構成
を示すブロック図、第５図はその動作手順を示すフロー
チャートである。 １・・・プロセッサ　　２・・・主メモリ　　３・・・
キャッシュコントローラ　　４・・・キャッシュメモリ
ＣＬＵＢ・・・キャッシュロードイネーブルビットなお
、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、データを処理するプロセッサと、 データを格納する主メモリと、 該主メモリに格納されているデータの一部 を格納するキャッシュメモリとを備え、 前記プロセッサによるデータの処理に際し て、前記プロセッサは処理対象のデータが前記キャッシ
   ュメモリに存在する場合は当該データを前記キャッシュ
   メモリから読出し、処理対象のデータが前記キャッシュ
   メモリに存在しない場合は当該データを前記主メモリか
   ら読出して前記キャッシュメモリに格納すべくなしたデ
   ータ処理装置において、 前記主メモリはこれに格納されている各メ モリの前記キャッシュメモリへの格納の可否を設定する
   手段を備えたことを特徴とするデータ処理装置。