JPH0736785A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0736785A JPH0736785A JP5224945A JP22494593A JPH0736785A JP H0736785 A JPH0736785 A JP H0736785A JP 5224945 A JP5224945 A JP 5224945A JP 22494593 A JP22494593 A JP 22494593A JP H0736785 A JPH0736785 A JP H0736785A
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- 230000004044 response Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 この発明の目的は、主メモリからＣＰＵへの
バースト転送の高速化を図ることによって、ＣＰＵの処
理速度を向上させることにある。 【構成】 メモリ制御装置４は、アドレスデータを記憶
するアドレスメモリ１０とデータを記憶するデータメモ
リ１１とからなる制御メモリ７と、アドレスが一致か否
かを判断する比較器８と、メモリ制御部９を有する。メ
モリ制御部９は、主メモリ３に対するリード要求に対し
て、リード要求アドレスの次のアドレスデータをアドレ
スメモリ１０に記憶し、アドレスメモリ１０に記憶した
アドレスに対応するデータをデータメモリ１１に記憶す
ると共に、比較器８によりリード要求アドレスとアドレ
スメモリ１０に記憶されたアドレスとが一致していると
判断されたときは、データメモリ１１に記憶されたデー
タをバースト転送の先頭部のデータとして転送し、残り
のデータを主メモリ３からリードして転送する。
バースト転送の高速化を図ることによって、ＣＰＵの処
理速度を向上させることにある。 【構成】 メモリ制御装置４は、アドレスデータを記憶
するアドレスメモリ１０とデータを記憶するデータメモ
リ１１とからなる制御メモリ７と、アドレスが一致か否
かを判断する比較器８と、メモリ制御部９を有する。メ
モリ制御部９は、主メモリ３に対するリード要求に対し
て、リード要求アドレスの次のアドレスデータをアドレ
スメモリ１０に記憶し、アドレスメモリ１０に記憶した
アドレスに対応するデータをデータメモリ１１に記憶す
ると共に、比較器８によりリード要求アドレスとアドレ
スメモリ１０に記憶されたアドレスとが一致していると
判断されたときは、データメモリ１１に記憶されたデー
タをバースト転送の先頭部のデータとして転送し、残り
のデータを主メモリ３からリードして転送する。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータのメモ
リアクセス処理を高速化するメモリ制御装置に関する。
リアクセス処理を高速化するメモリ制御装置に関する。
【従来の技術】従来、ＣＰＵから主メモリのアクセスを
高速化する技術として、高速な小容量のキャッシュメモ
リが使用されている。このキャッシュメモリにはＣＰＵ
が最近使用したデータとそのアドレスが記憶されている
ので、再度ＣＰＵから同じアドレスのデータがアクセス
された場合には、主メモリではなくキャッシュメモリか
らデータをＣＰＵに高速に転送することができるので、
データ処理の高速化を図ることができる。
高速化する技術として、高速な小容量のキャッシュメモ
リが使用されている。このキャッシュメモリにはＣＰＵ
が最近使用したデータとそのアドレスが記憶されている
ので、再度ＣＰＵから同じアドレスのデータがアクセス
された場合には、主メモリではなくキャッシュメモリか
らデータをＣＰＵに高速に転送することができるので、
データ処理の高速化を図ることができる。
【０００２】キャッシュメモリに記憶できるデータ量は
主メモリに比べて非常に小さいが、ＣＰＵの主メモリに
対するアクセスは局所性があり、キャッシュメモリのデ
ータを参照する比率（キャッシュメモリのヒット率）は
大きい。通常、キャッシュメモリの容量は８Ｋバイト〜
１２８Ｋバイト程度で、ヒット率は７０％〜９５％程度
となる。ＣＰＵからのアクセス要求アドレスがキャッシ
ュメモリにないとき（キャッシュミス時）は、主メモリ
をアクセスしてデータを転送することになるので、アク
セス時間が遅れる。キャッシュミス時のアクセス時間の
遅れを少しでも減少させるために、大量にデータを転送
するバースト転送が用いられている。
主メモリに比べて非常に小さいが、ＣＰＵの主メモリに
対するアクセスは局所性があり、キャッシュメモリのデ
ータを参照する比率（キャッシュメモリのヒット率）は
大きい。通常、キャッシュメモリの容量は８Ｋバイト〜
１２８Ｋバイト程度で、ヒット率は７０％〜９５％程度
となる。ＣＰＵからのアクセス要求アドレスがキャッシ
ュメモリにないとき（キャッシュミス時）は、主メモリ
をアクセスしてデータを転送することになるので、アク
セス時間が遅れる。キャッシュミス時のアクセス時間の
遅れを少しでも減少させるために、大量にデータを転送
するバースト転送が用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、キャッ
シュミス時における主メモリからのデータのバースト転
送は、最初のデータが出力されるまでの時間が大きいた
めに、ＣＰＵの処理速度の性能を低下させる要因となっ
ていた。
シュミス時における主メモリからのデータのバースト転
送は、最初のデータが出力されるまでの時間が大きいた
めに、ＣＰＵの処理速度の性能を低下させる要因となっ
ていた。
【０００４】この発明の目的は、主メモリのバースト転
送の高速化を図ることによってＣＰＵの処理程度を向上
させることにある。
送の高速化を図ることによってＣＰＵの処理程度を向上
させることにある。
【０００５】この発明は、アドレスデータを記憶するア
ドレスメモリとデータを記憶するデータメモリとを備え
た制御メモリと、この制御メモリのアドレスメモリに記
憶されたアドレスデータと外部からのアドレスデータと
が一致するか否かを判断する比較器と、主メモリに対す
るアクセス要求に対して、アクセス要求アドレスの次の
アドレスデータを前記制御メモリのアドレスメモリに記
憶し、アクセス要求アドレスの次のアドレスに対応する
データを前記制御メモリのデータメモリに記憶すると共
に、前記比較器によりアクセス要求アドレスと前記制御
メモリのアドレスメモリに記億されたアドレスとが一致
していると判断されたときは、前記制御メモリのデータ
メモリに記憶されたデータをバースト転送の先頭部のデ
ータとして転送し、残りのデータを主メモリからリード
して転送するメモリ制御部とを具備してメモリ制御装置
を構成し、バースト転送の高速化を図ることを特徴とす
る。
ドレスメモリとデータを記憶するデータメモリとを備え
た制御メモリと、この制御メモリのアドレスメモリに記
憶されたアドレスデータと外部からのアドレスデータと
が一致するか否かを判断する比較器と、主メモリに対す
るアクセス要求に対して、アクセス要求アドレスの次の
アドレスデータを前記制御メモリのアドレスメモリに記
憶し、アクセス要求アドレスの次のアドレスに対応する
データを前記制御メモリのデータメモリに記憶すると共
に、前記比較器によりアクセス要求アドレスと前記制御
メモリのアドレスメモリに記億されたアドレスとが一致
していると判断されたときは、前記制御メモリのデータ
メモリに記憶されたデータをバースト転送の先頭部のデ
ータとして転送し、残りのデータを主メモリからリード
して転送するメモリ制御部とを具備してメモリ制御装置
を構成し、バースト転送の高速化を図ることを特徴とす
る。
【０００６】ＣＰＵからのアクセス要求アドレスの次の
アドレスのアドレスデータ及びデータが先読みして記憶
され、キャッシュメモリのキャッシュミスのときは、先
読みされたデータがバースト転送の先頭データとしＣＰ
Ｕに転送され、残りのデータは主メモリからＣＰＵにバ
ースト転送される。
アドレスのアドレスデータ及びデータが先読みして記憶
され、キャッシュメモリのキャッシュミスのときは、先
読みされたデータがバースト転送の先頭データとしＣＰ
Ｕに転送され、残りのデータは主メモリからＣＰＵにバ
ースト転送される。
【０００７】以下図面を参照して、この発明の実施例を
説明する。図１はこの発明を用いたコンピュータの構成
を示すブロック図、図２は同実施例に係わるメモリ制御
装置の構成を示すブロック図、図３は同実施例の動作を
示すフローチャートである。図１において、１はＣＰ
Ｕ、２はキャッシュメモリ、３は主メモリ、４は主メモ
リ３と後述のシステムバス６に接続されたメモリ制御装
置、５は入出力装置、６はシステムバスである。図２は
この発明によるメモリ制御装置４のブロック図を示し、
高速で小容量な記憶素子で構成された制御メモリ７と、
アドレスが一致しているか否かを判断する比較器８と、
前記制御メモリ７のデータの記憶及び読み出し制御等を
行うメモリ制御部９とを有する。
説明する。図１はこの発明を用いたコンピュータの構成
を示すブロック図、図２は同実施例に係わるメモリ制御
装置の構成を示すブロック図、図３は同実施例の動作を
示すフローチャートである。図１において、１はＣＰ
Ｕ、２はキャッシュメモリ、３は主メモリ、４は主メモ
リ３と後述のシステムバス６に接続されたメモリ制御装
置、５は入出力装置、６はシステムバスである。図２は
この発明によるメモリ制御装置４のブロック図を示し、
高速で小容量な記憶素子で構成された制御メモリ７と、
アドレスが一致しているか否かを判断する比較器８と、
前記制御メモリ７のデータの記憶及び読み出し制御等を
行うメモリ制御部９とを有する。
【０００８】制御メモリ７は、アドレスデータを記憶す
るアドレスメモリ１０と、アドレスメモリ１０に記憶さ
れたアドレスデータに対応するデータを記憶するデータ
メモリ１１を有する。メモリ制御部９は、ＣＰＵ１から
のアクセス要求、例えばリード要求があると、ＣＰＵ１
からのアクセス要求アドレスの次のアドレスデータを制
御メモリ１１のアドレスメモリ１０に記憶し、次のアド
レスに対応するデータを主メモリ３から読み込んで、制
御メモリ７のデータメモリ１１に記憶する。
るアドレスメモリ１０と、アドレスメモリ１０に記憶さ
れたアドレスデータに対応するデータを記憶するデータ
メモリ１１を有する。メモリ制御部９は、ＣＰＵ１から
のアクセス要求、例えばリード要求があると、ＣＰＵ１
からのアクセス要求アドレスの次のアドレスデータを制
御メモリ１１のアドレスメモリ１０に記憶し、次のアド
レスに対応するデータを主メモリ３から読み込んで、制
御メモリ７のデータメモリ１１に記憶する。
【０００９】具体的に詳述するとメモリ制御部９は、Ｃ
ＰＵ１からのアクセス要求アドレスの次のアクセス要求
アドレスの下位アドレスを、アドレスメモリ１０とデー
タメモリ１１にセットアドレス（アクセスアドレスとし
て）として入力し、ＣＰＵ１からのアクセス要求アドレ
スの次のアドレスの上位アドレスをアドレスメモリ１０
に記憶し、データメモリ１１にはＣＰＵ１からのアクセ
ス要求アドレスの次のアクセス要求アドレスに対応する
データを主メモリ３から読み込んでデータメモリ１１に
記憶する。
ＰＵ１からのアクセス要求アドレスの次のアクセス要求
アドレスの下位アドレスを、アドレスメモリ１０とデー
タメモリ１１にセットアドレス（アクセスアドレスとし
て）として入力し、ＣＰＵ１からのアクセス要求アドレ
スの次のアドレスの上位アドレスをアドレスメモリ１０
に記憶し、データメモリ１１にはＣＰＵ１からのアクセ
ス要求アドレスの次のアクセス要求アドレスに対応する
データを主メモリ３から読み込んでデータメモリ１１に
記憶する。
【００１０】この実施例においては、ＣＰＵ１からのア
クセス要求に対してキャッシュメモリ２にデータがある
ときは（キャッシュヒット）、キャッシュメモリ２から
データがＣＰＵ１に転送され、従来のキャッシュメモリ
を備えた動作となる。キャッシュメモリ２にＣＰＵ１か
らのアクセス要求アドレスがないとき即ちキャッシュミ
スのときは、メモリ制御部９はシステムバス６を介した
ＣＰＵ１からのアクセス要求アドレスの下位アドレスを
アドレスメモリ１０及びデータメモリ１１にアクセスア
ドレスとして入力し、ＣＰＵ１からのアクセス要求アド
レスの上位アドレスを比較用アドレスとして比較器８に
入力する。
クセス要求に対してキャッシュメモリ２にデータがある
ときは（キャッシュヒット）、キャッシュメモリ２から
データがＣＰＵ１に転送され、従来のキャッシュメモリ
を備えた動作となる。キャッシュメモリ２にＣＰＵ１か
らのアクセス要求アドレスがないとき即ちキャッシュミ
スのときは、メモリ制御部９はシステムバス６を介した
ＣＰＵ１からのアクセス要求アドレスの下位アドレスを
アドレスメモリ１０及びデータメモリ１１にアクセスア
ドレスとして入力し、ＣＰＵ１からのアクセス要求アド
レスの上位アドレスを比較用アドレスとして比較器８に
入力する。
【００１１】アドレスメモリ１０にＣＰＵ１からのアク
セス要求アドレスの下位アドレスが入力されると、下位
アドレスに対応して記憶されている上位アドレスがアド
レスメモリ１０から比較器８に出力される。下位アドレ
スがアクセスアドレスとしてデータメモリ１１に入力さ
れると、下位アドレスに対応して記憶されているデータ
がデータメモリ１１からメモリ制御部９に出力される。
セス要求アドレスの下位アドレスが入力されると、下位
アドレスに対応して記憶されている上位アドレスがアド
レスメモリ１０から比較器８に出力される。下位アドレ
スがアクセスアドレスとしてデータメモリ１１に入力さ
れると、下位アドレスに対応して記憶されているデータ
がデータメモリ１１からメモリ制御部９に出力される。
【００１２】比較器８はアドレスメモリ１０から出力さ
れる上位アドレスとシステムバス６からの上位アドレス
とを比較し、一致しているか否かを判断する。一致して
いるときは比較器８から一致している旨の一致信号がメ
モリ制御部９に出力され、一致していないときは不一致
を示す不一致信号がメモリ制御部９に出力される。
れる上位アドレスとシステムバス６からの上位アドレス
とを比較し、一致しているか否かを判断する。一致して
いるときは比較器８から一致している旨の一致信号がメ
モリ制御部９に出力され、一致していないときは不一致
を示す不一致信号がメモリ制御部９に出力される。
【００１３】一致信号がメモリ制御部９に入力される
と、メモリ制御部９はデータメモリ１１からのデータを
バースト転送の先頭データとしてＣＰＵ１に転送する。
更にメモリ制御部９は、バースト転送の残りのデータを
主メモリ３をリードしてＣＰＵ１にバースト転送する。
と、メモリ制御部９はデータメモリ１１からのデータを
バースト転送の先頭データとしてＣＰＵ１に転送する。
更にメモリ制御部９は、バースト転送の残りのデータを
主メモリ３をリードしてＣＰＵ１にバースト転送する。
【００１４】次に、この発明の動作を図３のフローチャ
ート等を用いて説明する。例えば、ＣＰＵ１から主メモ
リ３に対しリード要求があると（ステップＳ１）、ステ
ップＳ２でメモリ制御装置４のメモリ制御部９は、ＣＰ
Ｕ１のアクセス要求アドレスの次のアドレスのアドレス
データを制御メモリ７のアドレスメモリ１０に記憶する
と共に、ＣＰＵ１のアクセス要求アドレスの次のアドレ
スについて、主メモリ３をリードして読み込んだデータ
を制御メモリ７のデータメモリ１１に記憶する。したが
って、制御メモリ７にはＣＰＵ１のアクセス要求アドレ
スの次のアドレスのアドレス及びデータが先読みされて
記億されている。
ート等を用いて説明する。例えば、ＣＰＵ１から主メモ
リ３に対しリード要求があると（ステップＳ１）、ステ
ップＳ２でメモリ制御装置４のメモリ制御部９は、ＣＰ
Ｕ１のアクセス要求アドレスの次のアドレスのアドレス
データを制御メモリ７のアドレスメモリ１０に記憶する
と共に、ＣＰＵ１のアクセス要求アドレスの次のアドレ
スについて、主メモリ３をリードして読み込んだデータ
を制御メモリ７のデータメモリ１１に記憶する。したが
って、制御メモリ７にはＣＰＵ１のアクセス要求アドレ
スの次のアドレスのアドレス及びデータが先読みされて
記億されている。
【００１５】更にステップＳ３では、キャッシュメモリ
２にＣＰＵ１のアクセス要求アドレスがあるか否かが判
断され、キャッシュメモリ２にＣＰＵ１のアクセス要求
アドレスがあるとき即ちキャッシュヒットのときは、ス
テップＳ４に進む。ステップＳ４では、キャッシュメモ
リ２からＣＰＵ１のアクセス要求アドレスに対応するデ
ータがリードされてＣＰＵ１に転送される。ステップＳ
３においてキャッシュメモリ２のキャッシュミスのとき
は、ステップＳ５に進む。
２にＣＰＵ１のアクセス要求アドレスがあるか否かが判
断され、キャッシュメモリ２にＣＰＵ１のアクセス要求
アドレスがあるとき即ちキャッシュヒットのときは、ス
テップＳ４に進む。ステップＳ４では、キャッシュメモ
リ２からＣＰＵ１のアクセス要求アドレスに対応するデ
ータがリードされてＣＰＵ１に転送される。ステップＳ
３においてキャッシュメモリ２のキャッシュミスのとき
は、ステップＳ５に進む。
【００１６】ステップＳ５では、メモリ制御装置４の制
御メモリ７をＣＰＵ１のアクセス要求アドレスでアクセ
スする。具体的に詳述するとメモリ制御部９はシステム
バス６を介したＣＰＵ１からのアクセス要求アドレスの
下位アドレスをアドレスメモリ１０及びデータメモリ１
１にアクセスアドレスとして入力し、ＣＰＵ１からのア
クセス要求アドレスの上位アドレスを比較用アドレスと
して比較器８に入力する。
御メモリ７をＣＰＵ１のアクセス要求アドレスでアクセ
スする。具体的に詳述するとメモリ制御部９はシステム
バス６を介したＣＰＵ１からのアクセス要求アドレスの
下位アドレスをアドレスメモリ１０及びデータメモリ１
１にアクセスアドレスとして入力し、ＣＰＵ１からのア
クセス要求アドレスの上位アドレスを比較用アドレスと
して比較器８に入力する。
【００１７】アドレスメモリ１０にＣＰＵ１からのアク
セス要求アドレスの下位アドレスが入力されると、下位
アドレスに対応して記憶されている上位アドレスがアド
レスメモリ１０から比較器８に出力される。下位アドレ
スがアクセスアドレスとしてデータメモリ１１に入力さ
れると、下位アドレスに対応して記憶されているデータ
がデータメモリ１１からメモリ制御部９に出力されステ
ップＳ６に進む。
セス要求アドレスの下位アドレスが入力されると、下位
アドレスに対応して記憶されている上位アドレスがアド
レスメモリ１０から比較器８に出力される。下位アドレ
スがアクセスアドレスとしてデータメモリ１１に入力さ
れると、下位アドレスに対応して記憶されているデータ
がデータメモリ１１からメモリ制御部９に出力されステ
ップＳ６に進む。
【００１８】ステップＳ６では、比較器８によりアドレ
スメモリ１０から出力される上位アドレスとシステムバ
ス６からの上位アドレスとが比較され、一致しているか
否かが判断される。一致しているときは比較器８から一
致している旨の一致信号がメモリ制御部９に出力されス
テップＳ７に進む。ステップＳ７では、メモリ制御部９
によりデータメモリ１１からデータがバースト転送の先
頭データとしてＣＰＵ１に転送されステップＳ８に進
む。
スメモリ１０から出力される上位アドレスとシステムバ
ス６からの上位アドレスとが比較され、一致しているか
否かが判断される。一致しているときは比較器８から一
致している旨の一致信号がメモリ制御部９に出力されス
テップＳ７に進む。ステップＳ７では、メモリ制御部９
によりデータメモリ１１からデータがバースト転送の先
頭データとしてＣＰＵ１に転送されステップＳ８に進
む。
【００１９】ステップＳ８では、メモリ制御部９はバー
スト転送の残りのデータを主メモリ３をリードしてＣＰ
Ｕ１に転送する。尚、前記ステップＳ６において、制御
メモリ７にＣＰＵ１のアクセス要求アドレスがないとき
はステップＳ９に進み、メモリ制御部９は主メモリ３を
アクセスして、リードしたデータをＣＰＵ１に転送す
る。
スト転送の残りのデータを主メモリ３をリードしてＣＰ
Ｕ１に転送する。尚、前記ステップＳ６において、制御
メモリ７にＣＰＵ１のアクセス要求アドレスがないとき
はステップＳ９に進み、メモリ制御部９は主メモリ３を
アクセスして、リードしたデータをＣＰＵ１に転送す
る。
【００２０】
【発明の効果】以上詳述したようにこの発明によれば、
ＣＰＵ１のアクセス要求アドレスの次のアドレスのデー
タが先読みされてメモリ制御装置４の制御メモリ７に記
憶されるので、キャッシュメモリ２のキャッシュミスで
あって、アクセス要求アドレスが制御メモリ７にある場
合は、制御メモリ７からのデータがバースト転送の先頭
データとしてＣＰＵ１に転送され、残りのデータが主メ
モリ３からＣＰＵ１にバースト転送される。したがっ
て、従来、キャッシュミスのとき行う主メモリ３からの
バースト転送は、先頭のデータを出力する時間が大きか
ったが、この発明によれば制御メモリ７からのデータを
バースト転送の先頭データとしてＣＰＵ１に転送するこ
とができるので、キャッシュミスのときのバースト転送
を高速化することができる。
ＣＰＵ１のアクセス要求アドレスの次のアドレスのデー
タが先読みされてメモリ制御装置４の制御メモリ７に記
憶されるので、キャッシュメモリ２のキャッシュミスで
あって、アクセス要求アドレスが制御メモリ７にある場
合は、制御メモリ７からのデータがバースト転送の先頭
データとしてＣＰＵ１に転送され、残りのデータが主メ
モリ３からＣＰＵ１にバースト転送される。したがっ
て、従来、キャッシュミスのとき行う主メモリ３からの
バースト転送は、先頭のデータを出力する時間が大きか
ったが、この発明によれば制御メモリ７からのデータを
バースト転送の先頭データとしてＣＰＵ１に転送するこ
とができるので、キャッシュミスのときのバースト転送
を高速化することができる。
【図１】この発明を用いたコンピュータの実施例の構成
を示すブロック図。
を示すブロック図。
【図２】同実施例に係わるメモリ制御装置の構成を示す
ブロック図。
ブロック図。
【図３】同実施例の動作を示すフローチャート。
１…ＣＰＵ、２…キャッシュメモリ、３…主メモリ、４
…メモリ制御装置、５…入力出力装置、６…システムバ
ス、７…制御メモリ、８…比較器、９…メモリ制御装
置、１０…アドレスメモリ、１１…データメモリ。
…メモリ制御装置、５…入力出力装置、６…システムバ
ス、７…制御メモリ、８…比較器、９…メモリ制御装
置、１０…アドレスメモリ、１１…データメモリ。
Claims (1)
- 【請求項１】 アドレスデータを記憶するアドレスメモ
リとデータを記憶するデータメモリとを備えた制御メモ
リと、この制御メモリのアドレスメモリに記憶されたア
ドレスデータと外部からのアドレスデータとが一致する
か否かを判断する比較器と、 主メモリに対するアクセス要求に対して、アクセス要求
アドレスの次のアドレスデータを前記制御メモリのアド
レスメモリに記憶し、アクセス要求アドレスの次のアド
レスに対応するデータを前記制御メモリのデータメモリ
に記憶すると共に、前記比較器によりアクセス要求アド
レスと前記制御メモリのアドレスメモリに記憶されたア
ドレスとが一致していると判断されたときは、前記制御
メモリのデータメモリに記憶されたデータをバースト転
送の先頭部のデータとして転送し、残りのデータを主メ
モリからリードして転送するメモリ制御部とを具備した
ことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224945A JPH0736785A (ja) | 1993-07-22 | 1993-07-22 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224945A JPH0736785A (ja) | 1993-07-22 | 1993-07-22 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736785A true JPH0736785A (ja) | 1995-02-07 |
Family
ID=16821661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224945A Withdrawn JPH0736785A (ja) | 1993-07-22 | 1993-07-22 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007115326A3 (en) * | 2006-04-04 | 2008-04-10 | Qualcomm Inc | Apparatus and methods for handling requests over an interface |
-
1993
- 1993-07-22 JP JP5224945A patent/JPH0736785A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007115326A3 (en) * | 2006-04-04 | 2008-04-10 | Qualcomm Inc | Apparatus and methods for handling requests over an interface |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |