JPH0132662B2 - - Google Patents
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- JPH0132662B2 JPH0132662B2 JP59212730A JP21273084A JPH0132662B2 JP H0132662 B2 JPH0132662 B2 JP H0132662B2 JP 59212730 A JP59212730 A JP 59212730A JP 21273084 A JP21273084 A JP 21273084A JP H0132662 B2 JPH0132662 B2 JP H0132662B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は化合物半導体を基板として用いた半
導体装置の電極材料及びそれを用いた電界効果ト
ランジスタに関するものである。
導体装置の電極材料及びそれを用いた電界効果ト
ランジスタに関するものである。
（従来の技術）
ガリウム砒素（GaAs）を基板として用いたシ
ヨツトキ障壁ゲート型電界効果トランジスタ
（MES−FET）による大規模集積回路はシリコン
による集積回路をはるかに越えて、高速且つ低消
費電力で動作するものとして開発が盛んに行なわ
れている。この集積回路を製造する工程におい
て、ソース及びドレイン領域はGaAs基板へのシ
リコンイオンの打ち込みによつて形成し、このシ
リコンイオンの打ち込み領域を電気的に活性化す
るため、800〜850℃の温度によるアニール処理が
必須である。そこでゲートなどに使用される電極
材料がGaAs基板との界面における耐熱性が充分
大きく、アニール処理に耐え得るものであれば製
造工程の順序組立ての自由度が大きくなる。即
ち、アニール処理に充分耐え得るような耐熱性の
優れに電極材料が存在すると、先ずゲート電極を
基板に形成し、次にこのゲート電極をマスクとし
てドレイン、ソース両領域にイオンの打ち込みを
行い、続いて800〜850℃のアニール処理による活
性化を行うことによつて、いわゆる自己整合によ
り集積回路を形成することになり、面倒なマスク
合せの必要がなく、非常に有利である。
ヨツトキ障壁ゲート型電界効果トランジスタ
（MES−FET）による大規模集積回路はシリコン
による集積回路をはるかに越えて、高速且つ低消
費電力で動作するものとして開発が盛んに行なわ
れている。この集積回路を製造する工程におい
て、ソース及びドレイン領域はGaAs基板へのシ
リコンイオンの打ち込みによつて形成し、このシ
リコンイオンの打ち込み領域を電気的に活性化す
るため、800〜850℃の温度によるアニール処理が
必須である。そこでゲートなどに使用される電極
材料がGaAs基板との界面における耐熱性が充分
大きく、アニール処理に耐え得るものであれば製
造工程の順序組立ての自由度が大きくなる。即
ち、アニール処理に充分耐え得るような耐熱性の
優れに電極材料が存在すると、先ずゲート電極を
基板に形成し、次にこのゲート電極をマスクとし
てドレイン、ソース両領域にイオンの打ち込みを
行い、続いて800〜850℃のアニール処理による活
性化を行うことによつて、いわゆる自己整合によ
り集積回路を形成することになり、面倒なマスク
合せの必要がなく、非常に有利である。
（発明が解決しようとする問題点）
しかるにこれまで上述のような充分に耐熱性を
持つ電極材料は殆ど見つかつておらず、最近wsi
系合金が提案され、一応満足すべき結果が得られ
たのが唯一の例である。しかし、この合金は選択
性が強く単一合金ターゲツトからは組成が一定の
膜を制御良く形成することができず、最適組成の
電極膜を得るためには複数のターゲツトを用いた
コスパツタリング技術を用いねばならず、電極膜
形成に高度の技術を要する。
持つ電極材料は殆ど見つかつておらず、最近wsi
系合金が提案され、一応満足すべき結果が得られ
たのが唯一の例である。しかし、この合金は選択
性が強く単一合金ターゲツトからは組成が一定の
膜を制御良く形成することができず、最適組成の
電極膜を得るためには複数のターゲツトを用いた
コスパツタリング技術を用いねばならず、電極膜
形成に高度の技術を要する。
この発明の目的はアニール処理に充分耐えられ
るような耐熱性に優れ、膜形成が容易にできる電
極材料を提供することにあり、このような電極材
料の出現によつて、電極はマスクとしても使用さ
れ、MES−FETの製造が大幅に簡略化され、且
つ、その性能が向上することになる。
るような耐熱性に優れ、膜形成が容易にできる電
極材料を提供することにあり、このような電極材
料の出現によつて、電極はマスクとしても使用さ
れ、MES−FETの製造が大幅に簡略化され、且
つ、その性能が向上することになる。
（問題点を解決するための手段）
以下、この発明を図面により説明すると、第２
図は希土類元素の六硼化物（ReB6）の模式構造
図を示し、六硼化物は希土類原子（Re）を硼素
(B)の作る正八面体によつて取り囲んだ構造となつ
ている。そしてＢ−Ｂの強い共有結合のために、
生成熱の大きく、安定な化合物であり、その融点
は2500℃前後と極めて高い、その上、ユーロピウ
ム（Eu）及びサマリウム（Sm）の六硼化物を除
いて4f希土類元素の六硼化物は２×10-5〜
10-4Ω・cmの低い比抵抗を有している。
図は希土類元素の六硼化物（ReB6）の模式構造
図を示し、六硼化物は希土類原子（Re）を硼素
(B)の作る正八面体によつて取り囲んだ構造となつ
ている。そしてＢ−Ｂの強い共有結合のために、
生成熱の大きく、安定な化合物であり、その融点
は2500℃前後と極めて高い、その上、ユーロピウ
ム（Eu）及びサマリウム（Sm）の六硼化物を除
いて4f希土類元素の六硼化物は２×10-5〜
10-4Ω・cmの低い比抵抗を有している。
そこで、上述の希土類元素の六硼化物について
半導体装置の電極材料として用い得るものである
か鋭意検討、実験を行つた結果、ReB6と化合物
半導体、特にGaAsと付着した界面は850℃の高
温に対して安定であることを見出し、この発明を
完成した。即ち、この発明は希土類元素の六硼化
物を化合物半導体を基板として用いた半導体装置
の電極材料として用いたことを特徴とする。
半導体装置の電極材料として用い得るものである
か鋭意検討、実験を行つた結果、ReB6と化合物
半導体、特にGaAsと付着した界面は850℃の高
温に対して安定であることを見出し、この発明を
完成した。即ち、この発明は希土類元素の六硼化
物を化合物半導体を基板として用いた半導体装置
の電極材料として用いたことを特徴とする。
この発明に用いる希土類元素の六硼化物
（ReB6）としては比抵抗を考慮すると、4f希土類
元素の六硼化物が好ましく、特にランタンの六硼
化物（LaB6）は融点が2715℃と高く、電気抵抗
が単結晶で8.9μΩ・cm、蒸着膜で20〜100μΩ・cm
と低く、且つ熱膨張係数が5.6×10-6とGaAsの熱
膨張係数と殆ど等しいなどの優れた特性を有し、
GaAsを基板として用いた半導体装置の電極材料
として好適であるが、他にセリウム、（Ce）、プ
ラセオジム（Pr）、ネオジム（Nd）、ガドリニウ
ム（Gd）、テルビウム（Tb）、イツテルビウム
（Yb）の六硼化物及びそれらの混晶も高耐熱性電
極材料として用いることができる。
（ReB6）としては比抵抗を考慮すると、4f希土類
元素の六硼化物が好ましく、特にランタンの六硼
化物（LaB6）は融点が2715℃と高く、電気抵抗
が単結晶で8.9μΩ・cm、蒸着膜で20〜100μΩ・cm
と低く、且つ熱膨張係数が5.6×10-6とGaAsの熱
膨張係数と殆ど等しいなどの優れた特性を有し、
GaAsを基板として用いた半導体装置の電極材料
として好適であるが、他にセリウム、（Ce）、プ
ラセオジム（Pr）、ネオジム（Nd）、ガドリニウ
ム（Gd）、テルビウム（Tb）、イツテルビウム
（Yb）の六硼化物及びそれらの混晶も高耐熱性電
極材料として用いることができる。
半導体装置の基板として用いる化合物半導体と
しては、GaAsの他にGaP、InAs、InPなどの
−Ｖ族化合物半導体が代表的なものとして挙げら
れる。
しては、GaAsの他にGaP、InAs、InPなどの
−Ｖ族化合物半導体が代表的なものとして挙げら
れる。
化合物半導体基板に対する電極としての希土類
元素の六硼化物の蒸着は電子銃によつて行うのが
簡便であり、具体的には単結晶若くは粉末を焼結
したペレツトをターゲツトに用いる。蒸着は通常
の電子ビーム装置によつて行うことができ、例え
ばLaB6の場合、基板温度が300℃以下では非晶質
の膜が形成し、300℃以上では多結晶の化学当量
組成の膜が得られる。
元素の六硼化物の蒸着は電子銃によつて行うのが
簡便であり、具体的には単結晶若くは粉末を焼結
したペレツトをターゲツトに用いる。蒸着は通常
の電子ビーム装置によつて行うことができ、例え
ばLaB6の場合、基板温度が300℃以下では非晶質
の膜が形成し、300℃以上では多結晶の化学当量
組成の膜が得られる。
（作用）
このように化合物半導体基板上に形成した希土
類元素の六硼化物蒸着膜は電気抵抗が20〜
100μΩ・cmで、850℃の温度に対して充分に安定
であり、耐熱性電極材料として好適であつた。
類元素の六硼化物蒸着膜は電気抵抗が20〜
100μΩ・cmで、850℃の温度に対して充分に安定
であり、耐熱性電極材料として好適であつた。
（実施例）
次にこの発明をGaAs半導体基板にランタンの
六硼化物（LaB6）を電極材料として用いて電極
を形成する方法を第１図により説明すると、ｎ型
GaAs基板１（不純物濃度＝３×1015cm-3）に
LaB6膜２を室温で電子銃により0.3μｍの厚さで
蒸着し（第１図ａ）、続いて蒸着膜２上にフオト
レジストを塗布後パターンを露光して必要部分３
を残して除去し（第１図ｂ）、次にこのフオトレ
ジスト３をマスクとして熱H2O2液により蒸着膜
２のエツチングを行い（第１図ｃ）、最後にフオ
トレジストを除去して第１図ｄに示すようなシヨ
ツトキダイオードを形成した。
六硼化物（LaB6）を電極材料として用いて電極
を形成する方法を第１図により説明すると、ｎ型
GaAs基板１（不純物濃度＝３×1015cm-3）に
LaB6膜２を室温で電子銃により0.3μｍの厚さで
蒸着し（第１図ａ）、続いて蒸着膜２上にフオト
レジストを塗布後パターンを露光して必要部分３
を残して除去し（第１図ｂ）、次にこのフオトレ
ジスト３をマスクとして熱H2O2液により蒸着膜
２のエツチングを行い（第１図ｃ）、最後にフオ
トレジストを除去して第１図ｄに示すようなシヨ
ツトキダイオードを形成した。
このダイオードにSiO2キヤツプ層をかぶせて
フオーミングガス中で500℃で30分、600℃に昇温
して30分と、100℃宛昇温して900℃までアニール
処理してダイオード特性のｎ値を調べたところ、
ｎ値は殆ど変化せずｎ1.2でほぼ理想的なシヨ
ツトキー接合が保たれていた。
フオーミングガス中で500℃で30分、600℃に昇温
して30分と、100℃宛昇温して900℃までアニール
処理してダイオード特性のｎ値を調べたところ、
ｎ値は殆ど変化せずｎ1.2でほぼ理想的なシヨ
ツトキー接合が保たれていた。
またGaAs基板にLaB6を電子銃を用いて300℃
の基板温度で0.2μｍ厚蒸着した後に850℃で30分
間As圧下でアニール処理して、試料をラザフオ
ード後方散乱法により解析した結果、基板と
LaB6蒸着膜の界面における反応の進行は認めら
れなかつた。
の基板温度で0.2μｍ厚蒸着した後に850℃で30分
間As圧下でアニール処理して、試料をラザフオ
ード後方散乱法により解析した結果、基板と
LaB6蒸着膜の界面における反応の進行は認めら
れなかつた。
更に、Ce、Pr、Nd、Gd、Tb、Ybの六硼化物
についてもGaAs基板上に電子ビーム蒸着を行
い、850℃で30分の熱処理を行つた後に、ラザフ
オード後方散乱によつて界面反応の有無を調べた
ところ、LaB6−GaAs界面の場合と同様に反応の
進行は認められなかつた。
についてもGaAs基板上に電子ビーム蒸着を行
い、850℃で30分の熱処理を行つた後に、ラザフ
オード後方散乱によつて界面反応の有無を調べた
ところ、LaB6−GaAs界面の場合と同様に反応の
進行は認められなかつた。
このように化合物半導体と希土類元素の六硼化
物の界面が850℃の高温まで安定で反応が認めら
れなかつたのは希土類元素の六硼化物では第２図
に示したようにReが強く共有結合したＢに取り
囲まれた構造と更にＢ−Ga、Ｂ−AsがReB6より
も安定な化合物を作らないことによつて合理的に
説明できる。
物の界面が850℃の高温まで安定で反応が認めら
れなかつたのは希土類元素の六硼化物では第２図
に示したようにReが強く共有結合したＢに取り
囲まれた構造と更にＢ−Ga、Ｂ−AsがReB6より
も安定な化合物を作らないことによつて合理的に
説明できる。
この発明の最も効果的な応用法の１つとして、
MES−FETの製造に適用した実施例を第３図に
基いて説明する。
MES−FETの製造に適用した実施例を第３図に
基いて説明する。
Crをドープした半絶縁性GaAs基板１１に通常
の選択イオン注入法によりｎ型の活性層１２を形
成する。この活性層１２の上に電子ビーム法によ
りLaB6層１３を0.3μｍの厚さで蒸着し、更にそ
の上にTa膜１４を0.3μｍの厚さで蒸着する（第
３図ａ）。その後、リソグラフイと化学エツチン
グによつて幅2μｍのゲート電極１５を第３図ｂ
のように形成する。次にゲート電極１５をマスク
にしてSiイオン１６の注入によつて電極１５の両
側にn+領域１７，１８を形成し、ドレイン領域
とソース領域とする。このSiイオン注入領域の活
性化は800℃で10分間の熱処理により行う。この
時GaAsの熱解離を避けるためSiO2膜により表面
を覆う。この熱処理の後にドレイン領域１７には
Au膜１９は付着し、ソース領域１８にはAuGe
膜２０を付着して電極とする（第３図ｃ）。ゲー
ト電極の下部２１はチヤネルとなる。上述のよう
にして20mm×20mmのウエハーに作成した自己整合
型MES−FETの閾値電圧の平均値thは0.15eV
で、その平均偏差は0.04eVと極めて小さい。
の選択イオン注入法によりｎ型の活性層１２を形
成する。この活性層１２の上に電子ビーム法によ
りLaB6層１３を0.3μｍの厚さで蒸着し、更にそ
の上にTa膜１４を0.3μｍの厚さで蒸着する（第
３図ａ）。その後、リソグラフイと化学エツチン
グによつて幅2μｍのゲート電極１５を第３図ｂ
のように形成する。次にゲート電極１５をマスク
にしてSiイオン１６の注入によつて電極１５の両
側にn+領域１７，１８を形成し、ドレイン領域
とソース領域とする。このSiイオン注入領域の活
性化は800℃で10分間の熱処理により行う。この
時GaAsの熱解離を避けるためSiO2膜により表面
を覆う。この熱処理の後にドレイン領域１７には
Au膜１９は付着し、ソース領域１８にはAuGe
膜２０を付着して電極とする（第３図ｃ）。ゲー
ト電極の下部２１はチヤネルとなる。上述のよう
にして20mm×20mmのウエハーに作成した自己整合
型MES−FETの閾値電圧の平均値thは0.15eV
で、その平均偏差は0.04eVと極めて小さい。
（発明の効果）
以上この発明による電極材料は活性化のアニー
ル処理に充分耐え得、且つ化学当量からずれない
薄膜が容易に形成することができるため、先ずこ
の電極材料を化合物半導体基板に蒸着、成形し、
これをマスクとしてイオンの打ち込みを行い得る
ので、面倒なマスク合せをする必要がなく、所定
の位置に確実に活性領域を形成することができ、
再現性良く半導体装置を製造することができる。
ル処理に充分耐え得、且つ化学当量からずれない
薄膜が容易に形成することができるため、先ずこ
の電極材料を化合物半導体基板に蒸着、成形し、
これをマスクとしてイオンの打ち込みを行い得る
ので、面倒なマスク合せをする必要がなく、所定
の位置に確実に活性領域を形成することができ、
再現性良く半導体装置を製造することができる。
第１図はこの発明によるシヨツトキダイオード
の製造工程を示す説明図、第２図は希土類元素の
六硼化物の模式構造図、第３図はこの発明による
シヨツトキ障壁ゲート型電界効果トランジスタの
製造工程を示す説明図である。 １，１１……基板、２……蒸着報、３……フオ
トレジスト、１２……活性層、１３……LaB6層、
１４……Ta膜、１５……ゲート電極、１６……
Siイオン、１７……ドレイン領域、１８……ソー
ス領域。
の製造工程を示す説明図、第２図は希土類元素の
六硼化物の模式構造図、第３図はこの発明による
シヨツトキ障壁ゲート型電界効果トランジスタの
製造工程を示す説明図である。 １，１１……基板、２……蒸着報、３……フオ
トレジスト、１２……活性層、１３……LaB6層、
１４……Ta膜、１５……ゲート電極、１６……
Siイオン、１７……ドレイン領域、１８……ソー
ス領域。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体を基板として用いた半導体装置
のシヨツトキ電極材料として、希土類元素の六硼
化物を用いたことを特徴とする半導体装置用電極
材料。 ２ 化合物半導体基板に、希土類元素の六硼化物
からなるシヨツトキゲート電極と、不純物イオン
注入領域からなるドレイン領域及びソース領域を
備えてなることを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212730A JPS6191966A (ja) | 1984-10-12 | 1984-10-12 | 半導体装置用電極材料及びそれを用いた電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212730A JPS6191966A (ja) | 1984-10-12 | 1984-10-12 | 半導体装置用電極材料及びそれを用いた電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6191966A JPS6191966A (ja) | 1986-05-10 |
| JPH0132662B2 true JPH0132662B2 (ja) | 1989-07-10 |
Family
ID=16627480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212730A Granted JPS6191966A (ja) | 1984-10-12 | 1984-10-12 | 半導体装置用電極材料及びそれを用いた電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191966A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241711A (ja) | 2003-02-07 | 2004-08-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1984
- 1984-10-12 JP JP59212730A patent/JPS6191966A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6191966A (ja) | 1986-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |