JPH0715975B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0715975B2 JPH0715975B2 JP60028102A JP2810285A JPH0715975B2 JP H0715975 B2 JPH0715975 B2 JP H0715975B2 JP 60028102 A JP60028102 A JP 60028102A JP 2810285 A JP2810285 A JP 2810285A JP H0715975 B2 JPH0715975 B2 JP H0715975B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- floating gate
- insulating film
- semiconductor substrate
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、浮遊ゲート及び制御ゲートを有する不揮発
性半導体記憶装置に関し、特に電気的に書換え可能な記
憶装置に関する。
性半導体記憶装置に関し、特に電気的に書換え可能な記
憶装置に関する。
〈発明の概要〉 この発明は、半導体基板上に絶縁膜を介して浮遊ゲート
と制御ゲートを設けてなる電気的に書換え可能な不揮発
性メモリ素子において、半導体基板上に形成した薄い絶
縁膜に不純物を導入し、該不純物の絶縁膜中における分
布を、浮遊ゲートに接する側でバリア高さを高くし、半
導体基板のn+層に接する側でバリア高さを低くして良好
な記憶保持特性をもたせると共に、書込み消去時のキャ
リア移動を容易にする。
と制御ゲートを設けてなる電気的に書換え可能な不揮発
性メモリ素子において、半導体基板上に形成した薄い絶
縁膜に不純物を導入し、該不純物の絶縁膜中における分
布を、浮遊ゲートに接する側でバリア高さを高くし、半
導体基板のn+層に接する側でバリア高さを低くして良好
な記憶保持特性をもたせると共に、書込み消去時のキャ
リア移動を容易にする。
〈従来の技術〉 浮遊ゲートを有する電気的に書換え可能な不揮発性メモ
リ素子として第３図に示す断面構造をもつ半導体素子が
知られている。
リ素子として第３図に示す断面構造をもつ半導体素子が
知られている。
同図は同一半導体基板に、近接させてメモリトランジス
タTMと選択トランジスタTSが形成されてなり、厚い酸化
膜によって形成されたLOCOS領域を有するｐ型シリコン
基板10に対して、各トランジスタのためのソース，ドレ
インとなるn+領域11a,11b,11cが形成されている。この
ような半導体基板10上を被って絶縁膜が形成され、メモ
リトランジスタTM部分では絶縁膜13上に浮遊ゲート16
が、更に絶縁膜15上に制御ゲート17が順次積層して形成
され、選択トランジスタTS部分ではゲート絶縁膜14上に
ゲート電極18が重ねられている。
タTMと選択トランジスタTSが形成されてなり、厚い酸化
膜によって形成されたLOCOS領域を有するｐ型シリコン
基板10に対して、各トランジスタのためのソース，ドレ
インとなるn+領域11a,11b,11cが形成されている。この
ような半導体基板10上を被って絶縁膜が形成され、メモ
リトランジスタTM部分では絶縁膜13上に浮遊ゲート16
が、更に絶縁膜15上に制御ゲート17が順次積層して形成
され、選択トランジスタTS部分ではゲート絶縁膜14上に
ゲート電極18が重ねられている。
メモリトランジスタTMを構成している上記浮遊ゲート16
及び制御ゲート17は、トランジスタのチャンネル領域を
覆うだけではなくその延長部分がシリコン基板のドレイ
ン領域11bの一部をも覆って形成されている。浮遊ゲー
ト16の延長部分がドレイン領域11bを覆う部分に介在す
る絶縁膜12は、データの書込み及び消去動作を容易にす
るため予め膜厚が薄く形成されている。
及び制御ゲート17は、トランジスタのチャンネル領域を
覆うだけではなくその延長部分がシリコン基板のドレイ
ン領域11bの一部をも覆って形成されている。浮遊ゲー
ト16の延長部分がドレイン領域11bを覆う部分に介在す
る絶縁膜12は、データの書込み及び消去動作を容易にす
るため予め膜厚が薄く形成されている。
即ち記憶装置へのデータの書換えは、選択トランジスタ
TSのゲート電極18に高電圧を印加してn+領域11aとn+領
域11b間に導通をもたせた状態で、制御ゲート17或いは
ドレインn+領域11aに高電圧を印加して浮遊ゲート16とn
+領域11bの間に電圧を加え、薄い絶縁膜12に電流を流し
て浮遊ゲート16にキャリアを注入或いは流出せしめて記
憶作用を行わせる。
TSのゲート電極18に高電圧を印加してn+領域11aとn+領
域11b間に導通をもたせた状態で、制御ゲート17或いは
ドレインn+領域11aに高電圧を印加して浮遊ゲート16とn
+領域11bの間に電圧を加え、薄い絶縁膜12に電流を流し
て浮遊ゲート16にキャリアを注入或いは流出せしめて記
憶作用を行わせる。
〈発明が解決しようとする問題点〉 上記素子構造からなる半導体記憶装置では、記憶内容の
書換え時の高電圧印加時に薄い絶縁膜12に充分な電流が
流れ、その他の時には記憶内容が変化しないように絶縁
膜12の信頼性を確保する必要がある。
書換え時の高電圧印加時に薄い絶縁膜12に充分な電流が
流れ、その他の時には記憶内容が変化しないように絶縁
膜12の信頼性を確保する必要がある。
処で薄い絶縁膜12は、半導体基板10にn+領域11bを形成
した後に作製され、その膜質は均質に作製される。しか
しこの均質な絶縁膜は電流を流すためのバリア高さが高
い膜質の場合、記憶保持特性は良いが書込み消去に高電
圧が必要であり、バリア高さを低くすると記憶保持特性
が悪くなり、適切な絶縁膜を得ることが非常に困難であ
った。
した後に作製され、その膜質は均質に作製される。しか
しこの均質な絶縁膜は電流を流すためのバリア高さが高
い膜質の場合、記憶保持特性は良いが書込み消去に高電
圧が必要であり、バリア高さを低くすると記憶保持特性
が悪くなり、適切な絶縁膜を得ることが非常に困難であ
った。
〈問題点を解決するための手段〉 上記従来のメモリ装置における欠点を除去するために、
この発明は、メモリトランジスタ部の浮遊ゲートと半導
体基板間に介在して形成される絶縁膜について、絶縁膜
のバリア高さを浮遊ゲートに接する側で高く、半導体基
板のn+領域11bに接する側で低くして形成する。このよ
うなバリア高さの制御はイオン注入技術による不純物の
導入によって行なう。
この発明は、メモリトランジスタ部の浮遊ゲートと半導
体基板間に介在して形成される絶縁膜について、絶縁膜
のバリア高さを浮遊ゲートに接する側で高く、半導体基
板のn+領域11bに接する側で低くして形成する。このよ
うなバリア高さの制御はイオン注入技術による不純物の
導入によって行なう。
〈作用〉 浮遊ゲート下の絶縁膜は、キャリア移動に対するバリア
高さがn+領域に接する側で低く、浮遊ゲートに接する側
で高く形成されているため、記憶内容の書換え作業時に
印加する電圧に対して速やかに対応することができ、ま
た書込まれた内容は安定して保持することができる。
高さがn+領域に接する側で低く、浮遊ゲートに接する側
で高く形成されているため、記憶内容の書換え作業時に
印加する電圧に対して速やかに対応することができ、ま
た書込まれた内容は安定して保持することができる。
〈実施例〉 第１図（ａ），（ｂ）及び（ｃ）は本発明による半導体
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
ｐ型シリコン基板20には素子領域を囲んで厚い酸化膜か
らなるLOCOS領域29が形成され、ほぼ平坦な表面をなす
素子領域上を覆って比較的薄い酸化膜からなる保護膜21
が形成される。該保護膜21は、記憶内容の書換え時に電
流を流すための薄い酸化膜を形成するため、一部に開口
が形成され、新たに例えば950℃の熱酸化によって100〜
150Åの膜厚をもつ薄い酸化膜22が形成される。
らなるLOCOS領域29が形成され、ほぼ平坦な表面をなす
素子領域上を覆って比較的薄い酸化膜からなる保護膜21
が形成される。該保護膜21は、記憶内容の書換え時に電
流を流すための薄い酸化膜を形成するため、一部に開口
が形成され、新たに例えば950℃の熱酸化によって100〜
150Åの膜厚をもつ薄い酸化膜22が形成される。
該薄い酸化膜22及びその周囲を残してレジスト28が塗布
され、該レジスト28をマスクに薄い酸化膜22部分にイオ
ン注入技術で砒素或いはリンが不純物として導入され
る。このイオン注入工程において、酸化膜22中での不純
物の分布を所望の分布に調整するため、プロジェクショ
ンレンジRPが上記薄い酸化膜22の１乃至５倍になるエネ
ルギで注入される。該イオン注入によってレジスト28で
覆われない領域に不純物が導入されるがイオン注入時の
エネルギを上記プロジェクションレンジの範囲で選ぶこ
とによって、薄い絶縁膜22内での不純物の濃度分布は半
導体基板表面に形成されるn+領域23に近づくにつれて高
くなり、n+領域23に接する部分で最も高くなる。
され、該レジスト28をマスクに薄い酸化膜22部分にイオ
ン注入技術で砒素或いはリンが不純物として導入され
る。このイオン注入工程において、酸化膜22中での不純
物の分布を所望の分布に調整するため、プロジェクショ
ンレンジRPが上記薄い酸化膜22の１乃至５倍になるエネ
ルギで注入される。該イオン注入によってレジスト28で
覆われない領域に不純物が導入されるがイオン注入時の
エネルギを上記プロジェクションレンジの範囲で選ぶこ
とによって、薄い絶縁膜22内での不純物の濃度分布は半
導体基板表面に形成されるn+領域23に近づくにつれて高
くなり、n+領域23に接する部分で最も高くなる。
上記イオン注入処理後、イオン注入工程で受けた損傷を
回復させるために熱処理を不活性ガス中で実施し、所望
の不純物濃度分布を形成する。
回復させるために熱処理を不活性ガス中で実施し、所望
の不純物濃度分布を形成する。
第２図は砒素を不純物とし、RP／SiO2膜厚２に設定し
てイオン注入したときの砒素注入量と酸化膜のバリア高
さを、n+領域に接する側曲線Ａ及び浮遊ゲートであるポ
リシリコンに接する側曲線Ｂについて示す。尚このよう
な傾向はリンを不純物としてイオン注入した素子でも確
かめられた。
てイオン注入したときの砒素注入量と酸化膜のバリア高
さを、n+領域に接する側曲線Ａ及び浮遊ゲートであるポ
リシリコンに接する側曲線Ｂについて示す。尚このよう
な傾向はリンを不純物としてイオン注入した素子でも確
かめられた。
図から明らかなようにn+領域側はバリア高さが砒素注入
量の増加と共に低下し、書換えは容易になることを示
し、浮遊ゲート側のバリア高さは高いままであり、記憶
保持特性にすぐれていることを示す。
量の増加と共に低下し、書換えは容易になることを示
し、浮遊ゲート側のバリア高さは高いままであり、記憶
保持特性にすぐれていることを示す。
上記薄い酸化膜22にイオン注入する工程で半導体領域形
成されたn+領域23は、後の工程で形成されるn+領域と連
続して一体の不純物領域を形成する。
成されたn+領域23は、後の工程で形成されるn+領域と連
続して一体の不純物領域を形成する。
イオン注入工程を終えた半導体基板は、第１図（ｂ）に
示す如く浮遊ゲートとなるポリシリコン24が形成され、
続いて絶縁膜25及び制御ゲート26,選択トランジスタの
ゲート電極27が形成される。また半導体基板にはソース
或いはドレインとなるn+領域23a,23b,23cが形成され、
従来公知の技術でコンタクトホール及びAl配線等が形成
されて第１図（ｃ）に示す不揮発性半導体装置を得る。
示す如く浮遊ゲートとなるポリシリコン24が形成され、
続いて絶縁膜25及び制御ゲート26,選択トランジスタの
ゲート電極27が形成される。また半導体基板にはソース
或いはドレインとなるn+領域23a,23b,23cが形成され、
従来公知の技術でコンタクトホール及びAl配線等が形成
されて第１図（ｃ）に示す不揮発性半導体装置を得る。
メモリ素子への書込み、消去を容易にするためには薄い
酸化膜22中の不純物分布は、基板のn+領域側の濃度が２
桁以上高くすることが重要であり、酸化膜厚とイオンの
プロジェクションレンジRPの比を1:1乃至５の範囲に設
定することによって上記条件を満す不純物分布が得られ
る。
酸化膜22中の不純物分布は、基板のn+領域側の濃度が２
桁以上高くすることが重要であり、酸化膜厚とイオンの
プロジェクションレンジRPの比を1:1乃至５の範囲に設
定することによって上記条件を満す不純物分布が得られ
る。
〈発明の効果〉 以上本発明によれば、電気的に書換え可能な不揮発性半
導体装置において、記憶内容の書換えを低電圧で行うこ
とができ、また書込まれた内容は確実に安定して保持す
ることができ、不揮発性半導体記憶装置の取り扱いを容
易にすると共に動作の信頼性を高めることができる。
導体装置において、記憶内容の書換えを低電圧で行うこ
とができ、また書込まれた内容は確実に安定して保持す
ることができ、不揮発性半導体記憶装置の取り扱いを容
易にすると共に動作の信頼性を高めることができる。
【図面の簡単な説明】 第１図（ａ），（ｂ）及び（ｃ）は本発明による一実施
例を説明するための断面図、第２図は同実施における不
純物注入量とバリア高さの関係を示す図、第３図は従来
の装置を示す断面図である。 TM：メモリトランジスタ、TS：選択トランジスタ、20:p
型シリコン基板23a,23b,23c:n+領域、22:薄い酸化膜、2
4:浮遊ゲート、26:制御ゲート。
例を説明するための断面図、第２図は同実施における不
純物注入量とバリア高さの関係を示す図、第３図は従来
の装置を示す断面図である。 TM：メモリトランジスタ、TS：選択トランジスタ、20:p
型シリコン基板23a,23b,23c:n+領域、22:薄い酸化膜、2
4:浮遊ゲート、26:制御ゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介して浮遊ゲート
及び制御ゲートを積層してなる電気的書換え可能な不揮
発性メモリ素子を備えてなる記憶装置において、 浮遊ゲートは半導体基板のソース・ドレイン間に形成さ
れたチャネル領域及びドレイン高濃度不純物領域の一部
を覆い、 上記浮遊ゲートとドレイン高濃度不純物領域間に、浮遊
ゲートに接する側で不純物濃度が低く、ドレイン高濃度
不純物領域に接する側で不純物濃度が高い不純物濃度分
布を有する絶縁膜を介在させてなることを特徴とする不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028102A JPH0715975B2 (ja) | 1985-02-14 | 1985-02-14 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028102A JPH0715975B2 (ja) | 1985-02-14 | 1985-02-14 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187276A JPS61187276A (ja) | 1986-08-20 |
| JPH0715975B2 true JPH0715975B2 (ja) | 1995-02-22 |
Family
ID=12239436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028102A Expired - Lifetime JPH0715975B2 (ja) | 1985-02-14 | 1985-02-14 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715975B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795570B2 (ja) * | 1988-04-07 | 1995-10-11 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| KR100558541B1 (ko) * | 1999-06-10 | 2006-03-10 | 삼성전자주식회사 | 이이피롬의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414484A (en) * | 1977-07-05 | 1979-02-02 | Sumitomo Rubber Ind | Method and apparatus for regenerating steel tire |
-
1985
- 1985-02-14 JP JP60028102A patent/JPH0715975B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187276A (ja) | 1986-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |