JPH0134355Y2 - - Google Patents
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- JPH0134355Y2 JPH0134355Y2 JP1984105600U JP10560084U JPH0134355Y2 JP H0134355 Y2 JPH0134355 Y2 JP H0134355Y2 JP 1984105600 U JP1984105600 U JP 1984105600U JP 10560084 U JP10560084 U JP 10560084U JP H0134355 Y2 JPH0134355 Y2 JP H0134355Y2
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- JP
- Japan
- Prior art keywords
- window
- pin
- wiring
- wiring pattern
- wiring layer
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/654—Top-view layouts
- H10W70/655—Fan-out layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
［考案の技術分野］
本考案は集回路パツケージにかかわり、特に
100ピン以上のピンを有するピングリツドアレイ
パツケージに関するものである。
100ピン以上のピンを有するピングリツドアレイ
パツケージに関するものである。
［考案の技術的背景とその問題点］
LSI等の集積回路チツプのパツケージとして、
生け花の剣山の如き形状のパツケージがある。こ
れはピングリツドアレイパツケージと呼ばれるも
ので、第５図にこのピングリツドアレイパツケー
ジのピンの配置関係を示す。図に示す如く、多数
のピン１１は絶縁物によるブロツク状のパツケー
ジ本体１２の下面に100milピツチ（いわゆるIC
ピツチ）でマトリツクス状に整然と植立されてい
る。尚、図では２列で示してあるが、ピングリツ
ドアレイパツケージでは200ピン以上もピン１１
を有するものもあるので、ピン１１は３列以上並
ぶことも多い。
生け花の剣山の如き形状のパツケージがある。こ
れはピングリツドアレイパツケージと呼ばれるも
ので、第５図にこのピングリツドアレイパツケー
ジのピンの配置関係を示す。図に示す如く、多数
のピン１１は絶縁物によるブロツク状のパツケー
ジ本体１２の下面に100milピツチ（いわゆるIC
ピツチ）でマトリツクス状に整然と植立されてい
る。尚、図では２列で示してあるが、ピングリツ
ドアレイパツケージでは200ピン以上もピン１１
を有するものもあるので、ピン１１は３列以上並
ぶことも多い。
このようなピングリツドアレイパツケージを更
に具体的に説明する。第６図ａはピングリツドア
レイパツケージの構造を示す斜視図であり、ま
た、第６図ｂはそのＡ−Ａ矢示断面図である。ピ
ングリツドアレイパツケージにおけるパツケージ
本体１２は、第６図に示す如く、セラミツク等に
より形成された方形の絶縁基板１２ａ上に、中央
部に方形の窓部１２ｂが形成された上記絶縁基板
１２ａと同材質の配線層１２ｃが一体的に形成さ
れ、且つ、この配線層１２ｃ上には上記窓部１２
ｂの周辺位置より各ピン１１に至る配線リードと
なる配線パターン１２ｄが印刷されている。ま
た、各配線パターン１２ｄの上記窓部１２ｂ側端
には、ボンデイングポスト１２ｅが形成されてい
る。また、絶縁基板１２ａの下面に植立された前
記各ピン１１は、パツケージ本体１２に形成され
たスルーホール１２ｓを介して、それぞれ対応す
る配線パターン１２ｄに電気的に接続されてい
る。また、配線層１２ｃ上面は、上記絶縁基板１
２ａと同材質の絶縁材による被覆層１２ｆで一体
的に覆うとともに、上記配線層１２ｃの窓部１２
ｂの位置に該窓部１２ｂより大きい開口寸法の窓
部１２ｇを形成してある。従つて、窓部は絶縁基
板１２ａの露出面に至る段差の凹部となり、この
凹部は集積回路チツプの保持部１２ｈとなる。
に具体的に説明する。第６図ａはピングリツドア
レイパツケージの構造を示す斜視図であり、ま
た、第６図ｂはそのＡ−Ａ矢示断面図である。ピ
ングリツドアレイパツケージにおけるパツケージ
本体１２は、第６図に示す如く、セラミツク等に
より形成された方形の絶縁基板１２ａ上に、中央
部に方形の窓部１２ｂが形成された上記絶縁基板
１２ａと同材質の配線層１２ｃが一体的に形成さ
れ、且つ、この配線層１２ｃ上には上記窓部１２
ｂの周辺位置より各ピン１１に至る配線リードと
なる配線パターン１２ｄが印刷されている。ま
た、各配線パターン１２ｄの上記窓部１２ｂ側端
には、ボンデイングポスト１２ｅが形成されてい
る。また、絶縁基板１２ａの下面に植立された前
記各ピン１１は、パツケージ本体１２に形成され
たスルーホール１２ｓを介して、それぞれ対応す
る配線パターン１２ｄに電気的に接続されてい
る。また、配線層１２ｃ上面は、上記絶縁基板１
２ａと同材質の絶縁材による被覆層１２ｆで一体
的に覆うとともに、上記配線層１２ｃの窓部１２
ｂの位置に該窓部１２ｂより大きい開口寸法の窓
部１２ｇを形成してある。従つて、窓部は絶縁基
板１２ａの露出面に至る段差の凹部となり、この
凹部は集積回路チツプの保持部１２ｈとなる。
このようなピングリツドアレイパツケージ１２
の上記保持部１２ｈ表面は集積回路チツプ１３を
取付けるための薄い金属膜１２ｉが形成され、こ
こに集積回路チツプ１３は、例えば、ロウ付けな
どによつて取付けてある。また、該集積回路チツ
プ１３のボンデイングパツド１３ａと前記ボンデ
イングポスト１２ｅとは、例えば、金線等による
ボンデイングワイヤ１４で接続することにより配
線してある。
の上記保持部１２ｈ表面は集積回路チツプ１３を
取付けるための薄い金属膜１２ｉが形成され、こ
こに集積回路チツプ１３は、例えば、ロウ付けな
どによつて取付けてある。また、該集積回路チツ
プ１３のボンデイングパツド１３ａと前記ボンデ
イングポスト１２ｅとは、例えば、金線等による
ボンデイングワイヤ１４で接続することにより配
線してある。
このような構成において、配線パターン１２ｄ
は低抵抗化を図るため、できるだけ幅広に形成す
る。しかし、配線パターン１２ｄは、パツケージ
本体１２内における配線層１２ｃの面上に形成さ
れることから、外側のピン１１へのパツケージ内
部配線パターン１２ｄはピン１１の間を通す。し
かも、ピン間に通すことのできる配線パターン数
には、一定の限度があるため、仮に窓部に近い位
置より各ピンを設けるとすると、この位置に設け
ることのできるピン数は寸法の関係により、少な
いことから全体としてピン数の多い場合、一番内
側のピンの間にはこれら多数の配線パターン１２
ｄを通しきれなくなる。そのため、ピングリツド
アレイパツケージの最内側列のピンは、ある程度
以上、外側の領域から配置しなければならない。
従つて、内部リード配線の配線距離は長くなり、
電源配線用の配線パターンの自己インダクタンス
Ｌが大きくなる。そのため、チツプの出力バツフ
アがスイツチングする際に、この自己インダクタ
ンスＬの影響で、電源に雑音（電圧変動）を生じ
させ、マウントされた集積回路チツプ１３を誤動
作させることがあつた。
は低抵抗化を図るため、できるだけ幅広に形成す
る。しかし、配線パターン１２ｄは、パツケージ
本体１２内における配線層１２ｃの面上に形成さ
れることから、外側のピン１１へのパツケージ内
部配線パターン１２ｄはピン１１の間を通す。し
かも、ピン間に通すことのできる配線パターン数
には、一定の限度があるため、仮に窓部に近い位
置より各ピンを設けるとすると、この位置に設け
ることのできるピン数は寸法の関係により、少な
いことから全体としてピン数の多い場合、一番内
側のピンの間にはこれら多数の配線パターン１２
ｄを通しきれなくなる。そのため、ピングリツド
アレイパツケージの最内側列のピンは、ある程度
以上、外側の領域から配置しなければならない。
従つて、内部リード配線の配線距離は長くなり、
電源配線用の配線パターンの自己インダクタンス
Ｌが大きくなる。そのため、チツプの出力バツフ
アがスイツチングする際に、この自己インダクタ
ンスＬの影響で、電源に雑音（電圧変動）を生じ
させ、マウントされた集積回路チツプ１３を誤動
作させることがあつた。
［考案の目的］
本考案は上記の事情に鑑みて成されたもので、
パツケージ内部に於ける電源用配線の配線パター
ンを短くでき、したがつて、自己インダクタンス
を小さく出来るようにしたピングリツドアレイパ
ツケージを提供することを目的とする。
パツケージ内部に於ける電源用配線の配線パター
ンを短くでき、したがつて、自己インダクタンス
を小さく出来るようにしたピングリツドアレイパ
ツケージを提供することを目的とする。
［考案の概要］
すなわち、上記目的を達成するため本考案は、
裏面に所定ピツチで複数の信号用および電源用の
ピンが配設された絶縁基板上に、中央に窓部を有
し、且つ、上面に該窓部の近傍より前記各ピン位
置に至る配線パターンをそれぞれ形成した配線層
を一体に設けるとともに、この配線層の上面は前
記窓部位置に該窓部より開口寸法の大きい窓を形
成した被覆層で被覆し、また、前記配線層の配線
パターンは前記ピン位置より伸びるスルーホール
でそれぞれ電気的に接続してなり、前記窓部には
集積回路チツプを取付けて前記配線パターンとワ
イヤにて接続するようにしたピングリツドアレイ
パツケージにおいて、前記電源用のピンは前記窓
部近傍位置に設けるとともに該電源用のピンに至
る配線パターンは前記配線層にスルーホールを設
けて該配線層の裏面に導き、配線したことを特徴
とする。すなわち、ピン数の少ない電源ピンを、
できるだけ集積回路チツプに近い位置に配置し、
且つ、その配線パターンはボンデイングポストの
近くよりスルーホールを介して配線層の裏面側に
通すようにして、配線層の上面では他の信号用の
配線パターンを通す邪魔にはならないようにし、
且つ、これにより電源用の配線パターンは最少限
の距離で済むようにするとともに、配線層の裏面
では十分な配線パターンの幅を確保できるように
して電源用配線リードの自己インダクタンスＬお
よびリード抵抗を十分に小さく抑えるようにす
る。
裏面に所定ピツチで複数の信号用および電源用の
ピンが配設された絶縁基板上に、中央に窓部を有
し、且つ、上面に該窓部の近傍より前記各ピン位
置に至る配線パターンをそれぞれ形成した配線層
を一体に設けるとともに、この配線層の上面は前
記窓部位置に該窓部より開口寸法の大きい窓を形
成した被覆層で被覆し、また、前記配線層の配線
パターンは前記ピン位置より伸びるスルーホール
でそれぞれ電気的に接続してなり、前記窓部には
集積回路チツプを取付けて前記配線パターンとワ
イヤにて接続するようにしたピングリツドアレイ
パツケージにおいて、前記電源用のピンは前記窓
部近傍位置に設けるとともに該電源用のピンに至
る配線パターンは前記配線層にスルーホールを設
けて該配線層の裏面に導き、配線したことを特徴
とする。すなわち、ピン数の少ない電源ピンを、
できるだけ集積回路チツプに近い位置に配置し、
且つ、その配線パターンはボンデイングポストの
近くよりスルーホールを介して配線層の裏面側に
通すようにして、配線層の上面では他の信号用の
配線パターンを通す邪魔にはならないようにし、
且つ、これにより電源用の配線パターンは最少限
の距離で済むようにするとともに、配線層の裏面
では十分な配線パターンの幅を確保できるように
して電源用配線リードの自己インダクタンスＬお
よびリード抵抗を十分に小さく抑えるようにす
る。
［考案の実施例］
以下、本考案の一実施例について第１図乃至第
３図を参照しながら説明する。ここで、第２図に
本考案によるピングリツドアレイパツケージのピ
ン配置図を示す。図中１１ａは信号ピン、１１ｂ
は電源ピンであり、上記信号ピン１１ａは第５図
の従来例と同様に100milのピツチの格子点上に
複数列配列してあるが、電源ピン１１ｂは第２図
に示す如く、信号ピン１１ａより100milの整数
倍内側で、且つ、100milの整数倍のピツチの格
子点位置に配設される。
３図を参照しながら説明する。ここで、第２図に
本考案によるピングリツドアレイパツケージのピ
ン配置図を示す。図中１１ａは信号ピン、１１ｂ
は電源ピンであり、上記信号ピン１１ａは第５図
の従来例と同様に100milのピツチの格子点上に
複数列配列してあるが、電源ピン１１ｂは第２図
に示す如く、信号ピン１１ａより100milの整数
倍内側で、且つ、100milの整数倍のピツチの格
子点位置に配設される。
第１図ａ，ｂは本考案によるピングリツドアレ
イパツケージの構造を示す斜視図およびそのＢ−
Ｂ要部断面図であり、２１はパツケージ本体であ
る。２１ａはこのパツケージ本体２１の基部とな
る絶縁基板であり、この絶縁基板２１ａは、第３
図に示す如く、セラミツクにより形成された方形
板状を成し、前述した格子点位置にピン１１ａ，
１１ｂを取付けるための孔２１ｂが穿設されてい
て、この孔２１ｂはスルーホール加工を施してあ
る。また、この絶縁基板２１ａの中央部には集積
回路チツプを固定するための金属膜２１ｃが形成
されている。また、この絶縁基板２１ａ上には該
基板２１ａと同材質で、且つ、中央に方形の窓部
２１ｄが形成された方形板状の第４図に示す如き
配線板２１ｅを載せ、これらの間に挟んだ粉末セ
ラミツクを加熱溶融して溶着することにより、一
体化して設けてあり、配線層２１e′を形成してい
る。従つて、粉末セラミツクを加熱溶融して溶着
した後はこれら絶縁基板２１ａと配線層２１e′は
完全に一体化していてその境界は識別できない。
前記配線板２１ｅにはその上面に、前記窓部２１
ｄ位置近傍より各ピン１１ａ，１１ｂに至る配線
パターン２１ｆ，２１f′が形成されており、ま
た、これらのうち、電源用の配線パターン２１
f′は、上記電源ピン１１ｂ位置より窓部２１ｄ側
寄りで、且つ、スルーホール形成に足りる位置ま
で引出されて後、ここに形成されているスルーホ
ール２１ｇを介して配線板２１ｅの裏面に引出さ
れ、裏面では該スルーホール２１ｇ位置より電源
ピン１１ｂ位置まで引出されて配線のパターンが
形成されている。
イパツケージの構造を示す斜視図およびそのＢ−
Ｂ要部断面図であり、２１はパツケージ本体であ
る。２１ａはこのパツケージ本体２１の基部とな
る絶縁基板であり、この絶縁基板２１ａは、第３
図に示す如く、セラミツクにより形成された方形
板状を成し、前述した格子点位置にピン１１ａ，
１１ｂを取付けるための孔２１ｂが穿設されてい
て、この孔２１ｂはスルーホール加工を施してあ
る。また、この絶縁基板２１ａの中央部には集積
回路チツプを固定するための金属膜２１ｃが形成
されている。また、この絶縁基板２１ａ上には該
基板２１ａと同材質で、且つ、中央に方形の窓部
２１ｄが形成された方形板状の第４図に示す如き
配線板２１ｅを載せ、これらの間に挟んだ粉末セ
ラミツクを加熱溶融して溶着することにより、一
体化して設けてあり、配線層２１e′を形成してい
る。従つて、粉末セラミツクを加熱溶融して溶着
した後はこれら絶縁基板２１ａと配線層２１e′は
完全に一体化していてその境界は識別できない。
前記配線板２１ｅにはその上面に、前記窓部２１
ｄ位置近傍より各ピン１１ａ，１１ｂに至る配線
パターン２１ｆ，２１f′が形成されており、ま
た、これらのうち、電源用の配線パターン２１
f′は、上記電源ピン１１ｂ位置より窓部２１ｄ側
寄りで、且つ、スルーホール形成に足りる位置ま
で引出されて後、ここに形成されているスルーホ
ール２１ｇを介して配線板２１ｅの裏面に引出さ
れ、裏面では該スルーホール２１ｇ位置より電源
ピン１１ｂ位置まで引出されて配線のパターンが
形成されている。
また、配線層２１e′には信号用の配線パターン
２１ｆの末端位置に、それぞれ、スルーホール加
工した孔２１ｈが穿設してあり、この孔２１ｈお
よび前記絶縁基板２１ａのスルーホール加工され
た孔２１ｂ内にそれぞれ粉末金属２１ｉを充填し
て絶縁基板２１ａの各対応する孔２１ｂ、あるい
は配線パターン２１f′とその対応する孔２１ｂと
を電気的に接続してある。また、配線層２１e′の
上面側にはその窓部２１ｄ側近傍に、各々の配線
パターン２１ｆ，２１f′のボンデイングポスト２
１ｊが形成されている。更に、配線層２１e′の上
面は該配線層２１e′の窓部２１ｄより大きい開口
寸法の窓部２１ｋを有する絶縁層２１ｌで覆つて
ある。また、前記絶縁基板２１ａの下面の各孔２
１ｂには、それぞれ、ピン１１ａ，１１ｂがロウ
付けにより固定してある。
２１ｆの末端位置に、それぞれ、スルーホール加
工した孔２１ｈが穿設してあり、この孔２１ｈお
よび前記絶縁基板２１ａのスルーホール加工され
た孔２１ｂ内にそれぞれ粉末金属２１ｉを充填し
て絶縁基板２１ａの各対応する孔２１ｂ、あるい
は配線パターン２１f′とその対応する孔２１ｂと
を電気的に接続してある。また、配線層２１e′の
上面側にはその窓部２１ｄ側近傍に、各々の配線
パターン２１ｆ，２１f′のボンデイングポスト２
１ｊが形成されている。更に、配線層２１e′の上
面は該配線層２１e′の窓部２１ｄより大きい開口
寸法の窓部２１ｋを有する絶縁層２１ｌで覆つて
ある。また、前記絶縁基板２１ａの下面の各孔２
１ｂには、それぞれ、ピン１１ａ，１１ｂがロウ
付けにより固定してある。
従つて、本考案のピングリツドアレイパツケー
ジは、上記窓部２１ｄ，２１ｋ部分が絶縁基板２
１ａの金属膜２１ｃ面に至る段差状の凹部とな
り、この凹部は集積回路チツプ２２の保持部２１
ｍとなる。そして、この保持部２１ｍに集積回路
チツプ２２が例えば、ロウ付けされて取付けてあ
る。また、該集積回路チツプ２２のボンデイング
パツド２２ａと前記ボンデイングポスト２１ｊと
は、例えば、金線等によるボンデイングワイヤ２
３で接続することにより配線してある。
ジは、上記窓部２１ｄ，２１ｋ部分が絶縁基板２
１ａの金属膜２１ｃ面に至る段差状の凹部とな
り、この凹部は集積回路チツプ２２の保持部２１
ｍとなる。そして、この保持部２１ｍに集積回路
チツプ２２が例えば、ロウ付けされて取付けてあ
る。また、該集積回路チツプ２２のボンデイング
パツド２２ａと前記ボンデイングポスト２１ｊと
は、例えば、金線等によるボンデイングワイヤ２
３で接続することにより配線してある。
このような構成の本装置は電源ピン１１ｂが信
号ピン１１ａ位置より更に内側（集積回路チツプ
２２寄り）に設けてあり、しかも、ボンデングポ
スト２１ｊは電源ピン１１ｂより内側の位置にあ
り、且つ、ボンデングポスト２１ｊよりスルーホ
ール２１ｇ形成に必要な分だけ外側に離れた位置
に形成してあるスルーホール２１ｇを通して配線
層２１e′裏面に形成してある電源用の配線パター
ン２１f′へと導かれるので、電源用配線パターン
２１f′は少なくとも配線層２１e′裏面では、十分
な幅を確保できる。しかも、電源用配線パターン
２１f′は最短距離で配線されるので、配線パター
ンの幅が確保できることと相まつて、その自己イ
ンダクタンスＬおよびリード抵抗を十分に小さく
できる。したがつて、従来のように電源用配線リ
ードの自己インダクタンスＬが大きくなることに
より生じていた集積回路チツプ２２の出力バツフ
アのスイツチング時の電源ラインに対する雑音
（電圧変動）発生と云つた心配は少なくなり、マ
ウントされた集積回路チツプ２２の誤動作の危険
は低くなるので、信頼性の高い集積回路が得られ
るようになる。しかも、ピン数の少ない電源ピン
を、できるだけ集積回路チツプに近い位置に配置
し、且つ、その配線パターンはボンデイングポス
トの近くよりスルーホールを介して配線層の裏面
側に通すようにしたので、他の信号用の配線パタ
ーンを通す邪魔にならずに済む。
号ピン１１ａ位置より更に内側（集積回路チツプ
２２寄り）に設けてあり、しかも、ボンデングポ
スト２１ｊは電源ピン１１ｂより内側の位置にあ
り、且つ、ボンデングポスト２１ｊよりスルーホ
ール２１ｇ形成に必要な分だけ外側に離れた位置
に形成してあるスルーホール２１ｇを通して配線
層２１e′裏面に形成してある電源用の配線パター
ン２１f′へと導かれるので、電源用配線パターン
２１f′は少なくとも配線層２１e′裏面では、十分
な幅を確保できる。しかも、電源用配線パターン
２１f′は最短距離で配線されるので、配線パター
ンの幅が確保できることと相まつて、その自己イ
ンダクタンスＬおよびリード抵抗を十分に小さく
できる。したがつて、従来のように電源用配線リ
ードの自己インダクタンスＬが大きくなることに
より生じていた集積回路チツプ２２の出力バツフ
アのスイツチング時の電源ラインに対する雑音
（電圧変動）発生と云つた心配は少なくなり、マ
ウントされた集積回路チツプ２２の誤動作の危険
は低くなるので、信頼性の高い集積回路が得られ
るようになる。しかも、ピン数の少ない電源ピン
を、できるだけ集積回路チツプに近い位置に配置
し、且つ、その配線パターンはボンデイングポス
トの近くよりスルーホールを介して配線層の裏面
側に通すようにしたので、他の信号用の配線パタ
ーンを通す邪魔にならずに済む。
尚、本考案は上記し、且つ、図面に示す実施例
に限定することなく、その要旨を変更しない範囲
内で適宜変形して実施し得ることは勿論である。
に限定することなく、その要旨を変更しない範囲
内で適宜変形して実施し得ることは勿論である。
［考案の効果］
以上、詳述したように本考案によれば、電源用
配線パターンの自己インダクタンスＬが小さく出
来るので、電源用配線パターンによる配線リード
の自己インダクタンスにより、生じていた集積回
路チツプの出力バツフアスイツチング時の電源ラ
インに対する雑音（電圧変動）発生と云つた心配
は少なくなり、従つて、マウントされた集積回路
チツプの誤動作の危険が低くなるので信頼性の高
い集積回路が得られるようになるなどの特徴を有
するピングリツドアレイパツケージを提供するこ
とができる。
配線パターンの自己インダクタンスＬが小さく出
来るので、電源用配線パターンによる配線リード
の自己インダクタンスにより、生じていた集積回
路チツプの出力バツフアスイツチング時の電源ラ
インに対する雑音（電圧変動）発生と云つた心配
は少なくなり、従つて、マウントされた集積回路
チツプの誤動作の危険が低くなるので信頼性の高
い集積回路が得られるようになるなどの特徴を有
するピングリツドアレイパツケージを提供するこ
とができる。
第１図ａ，ｂは本考案によるピングリツドアレ
イパツケージの構造を示す斜視図およびそのＢ−
Ｂ要部断面図、第２図はそのピン配置例を説明す
るためのピングリツドアレイパツケージ底面図、
第３図は絶縁基板の構造を示す斜視図、第４図は
配線板の構造を示す斜視図、第５図は従来のピン
グリツドパツケージのピンの配列状態を示す底面
図、第６図ａ，ｂは従来の配線構造を説明するた
めの斜視図及び部分断面図である。 １１ａ……信号ピン、１１ｂ……電源ピン、２
１……パツケージ本体、２１e′……配線層、１３
６，２２ａ……ボンデングパツド、２３……ボン
デングワイヤ、２１……電源ピン、２１ａ……絶
縁基板、２１ｂ，２１ｈ……孔、２１ｃ……金属
膜、２１ｄ，２１ｋ……窓部、２１ｅ……配線
板、２１ｆ……信号用配線パターン、２１f′……
電源用の配線パターン、２１ｇ……スルーホー
ル、２１ｉ……粉末金属、２１ｌ……絶縁層、２
１ｍ……保持部。
イパツケージの構造を示す斜視図およびそのＢ−
Ｂ要部断面図、第２図はそのピン配置例を説明す
るためのピングリツドアレイパツケージ底面図、
第３図は絶縁基板の構造を示す斜視図、第４図は
配線板の構造を示す斜視図、第５図は従来のピン
グリツドパツケージのピンの配列状態を示す底面
図、第６図ａ，ｂは従来の配線構造を説明するた
めの斜視図及び部分断面図である。 １１ａ……信号ピン、１１ｂ……電源ピン、２
１……パツケージ本体、２１e′……配線層、１３
６，２２ａ……ボンデングパツド、２３……ボン
デングワイヤ、２１……電源ピン、２１ａ……絶
縁基板、２１ｂ，２１ｈ……孔、２１ｃ……金属
膜、２１ｄ，２１ｋ……窓部、２１ｅ……配線
板、２１ｆ……信号用配線パターン、２１f′……
電源用の配線パターン、２１ｇ……スルーホー
ル、２１ｉ……粉末金属、２１ｌ……絶縁層、２
１ｍ……保持部。
Claims (1)
- 裏面に所定ピツチで複数の信号用および電源用
のピンが配設された絶縁基板上に、中央に窓部を
有し、且つ、上面に該窓部の近傍より前記各ピン
位置に至る配線パターンをそれぞれ形成した配線
層を一体に設けるとともに、この配線層の上面は
前記窓部位置に該窓部より開口寸法の大きい窓を
形成した被覆層で被覆し、また、前記配線層の配
線パターンは前記ピン位置より伸びるスルーホー
ルでそれぞれ電気的に接続してなり、前記窓部に
は集積回路チツプを取付けて前記配線パターンと
ワイヤにて接続するようにしたピングリツドアレ
イパツケージにおいて、前記電源用のピンは前記
窓部近傍位置に設けるとともに該電源用のピンに
至る配線パターンは前記配線層にスルーホールを
設けて該配線層の裏面に導き、配線したことを特
徴とするピングリツドアレイパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984105600U JPS6122358U (ja) | 1984-07-12 | 1984-07-12 | ピングリツドアレイパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984105600U JPS6122358U (ja) | 1984-07-12 | 1984-07-12 | ピングリツドアレイパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122358U JPS6122358U (ja) | 1986-02-08 |
| JPH0134355Y2 true JPH0134355Y2 (ja) | 1989-10-19 |
Family
ID=30664913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984105600U Granted JPS6122358U (ja) | 1984-07-12 | 1984-07-12 | ピングリツドアレイパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122358U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834280B2 (ja) * | 1989-03-02 | 1996-03-29 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107059A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Semiconductor package |
| JPS5810846A (ja) * | 1981-07-10 | 1983-01-21 | Nec Corp | 半導体装置 |
-
1984
- 1984-07-12 JP JP1984105600U patent/JPS6122358U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122358U (ja) | 1986-02-08 |
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