JPS5810846A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS5810846A
JPS5810846A JP56107727A JP10772781A JPS5810846A JP S5810846 A JPS5810846 A JP S5810846A JP 56107727 A JP56107727 A JP 56107727A JP 10772781 A JP10772781 A JP 10772781A JP S5810846 A JPS5810846 A JP S5810846A
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JP
Japan
Prior art keywords
lead
semiconductor element
semiconductor device
wiring
internal electrodes
Prior art date
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Application number
JP56107727A
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English (en)
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JPS6248900B2 (ja
Inventor
Kazuo Okano
岡野　一雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPS5810846A publication Critical patent/JPS5810846A/ja
Publication of JPS6248900B2 publication Critical patent/JPS6248900B2/ja
Granted legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置の構造に関し、特に外部リードが
基板底面に直角罠植設された構造の半導体装置に関する
。
従来のこの種の半導体装置Ｆｉ、第１図の底面図および
そのＡ−Ａｌｌ’ｒｉｉｉの第２図に示すように、アル
ξナ等の絶縁体基板１１に半導体素子１７を固着し、半
導体素子１７の電極を金属細線１８にて絶縁体基板（パ
ッケージ）の内部電極１６に接続したものであった。内
部電極１６は、Ｗ、Ｎｏ、Ｍｎ等のメタライズ配線１５
およびスルーホール１４を介して外部リード１２．１３
に接続されている。
このような構造の半導体装置において、メタライズ配線
１５の抵抗は単位面積当９１０〜２０ｍΩであるため、
パッケージ寸法が大きくなると、メタライズ配線が長く
なり、抵抗も大きくなる。特に、半導体素子に電力を供
給するための配線においては、大電流が流れるため、配
線の抵抗が大きくなると、配線での電圧降下が大きくな
り、半導体素子に印加される電圧が低くなる。また、前
記配線にて消費される電力が大きくなる等の欠点も生じ
る。
本発明の目的は、上述のような、半導体素子に電力を供
給するための配線の電圧降下の欠点を改善した半導体装
置を提供するにある〇 すなわち、電力を供給するための外部リードピンは、基
板底面に所定間隔で格子を描いた際、該リードビンに対
応する内部電極に最も近い格子点上、望ましくは、外部
リードビンの対応する内部電極の真下に設けるのである
。このように設計するととによりメタライズ配線を使用
しないで内部電極と外部リードビンをスルーホールだけ
で接続することが可能となる０ ／′ つぎに実施例によ〕本発明を説明する。第３図は本発明
の−！ｊ！施例の底面図であり、基板２１の周囲に信号
用のリードビン２２が設けてあり、中央部に電力供給用
のリードビン２３が４本設けられている。
第４図は、第３図のＡ−Ａ線で切った際の断面図である
。第４図において、電力供給用のリードビン２３はスル
ーホール２４を介して内部電極２６に接続されているが
、他の信号用リードビン２２はスルーホールとメタライ
ズ配線２ｆｌ介して内部電極２６に接続されている。こ
の図ニジ明らかに電力供給用の外部リード２３と内部電
極２６間の抵抗は他の抵抗より小さいことがわかるＯこ
のように、本発明によれば、メタライズ配線による電圧
降下の小さい半導体装置を実現することが可能となった
。
【図面の簡単な説明】
第１図は従来の半導体装置の底面図、第２図は第１図の
Ａ−Ａ断面図、第３図は本発明の一実施例の床面図、第
４図は＃ｆＪ３図のＡ−Ａ断面図である０ １１．２１・・・・・・絶縁体基板、１２．２２・・・
・・・信号用リードビン、１３．２３・・・・・−電力
供給用リードビン、１４．２４・・・・・・スルーホー
ル、１５．２５・・・−・メタライズ配線％　１６．２
６・・・・・・内部電極、１７・・−・・・半導体素子
、１８．２８・・・・・・金属細線。

Claims (1)

    【特許請求の範囲】
  1. 絶縁体基板に半導体素子を固着し、該半導体素子Ｏ電極
    を基板上の内部電極と接続し、前記基板底面に所足間隔
    にて複数列のリードビンを有する半導体装置において、
    前記半導体素子に電力を供給する丸めのリードビンの真
    上に前記リードビンに対応する内部電極を設けたことを
    特徴とする半導体装置。
JP56107727A 1981-07-10 1981-07-10 半導体装置 Granted JPS5810846A (ja)

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JP56107727A JPS5810846A (ja) 1981-07-10 1981-07-10 半導体装置

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JP56107727A JPS5810846A (ja) 1981-07-10 1981-07-10 半導体装置

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JPS5810846A true JPS5810846A (ja) 1983-01-21
JPS6248900B2 JPS6248900B2 (ja) 1987-10-16

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JP56107727A Granted JPS5810846A (ja) 1981-07-10 1981-07-10 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122358U (ja) * 1984-07-12 1986-02-08 株式会社東芝 ピングリツドアレイパツケ−ジ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122358U (ja) * 1984-07-12 1986-02-08 株式会社東芝 ピングリツドアレイパツケ−ジ

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Publication number Publication date
JPS6248900B2 (ja) 1987-10-16

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