JPH0134439Y2 - - Google Patents
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- Publication number
- JPH0134439Y2 JPH0134439Y2 JP14635382U JP14635382U JPH0134439Y2 JP H0134439 Y2 JPH0134439 Y2 JP H0134439Y2 JP 14635382 U JP14635382 U JP 14635382U JP 14635382 U JP14635382 U JP 14635382U JP H0134439 Y2 JPH0134439 Y2 JP H0134439Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- emitter
- input
- pulse wave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は、パルス波の立ち上りにおいて、ある
任意の設定電圧レベル以上のみのパルス波の積分
を行なうパルス波積分回路に関するものである。
任意の設定電圧レベル以上のみのパルス波の積分
を行なうパルス波積分回路に関するものである。
従来、第１図イまたはロに示すようなCR積分
回路またはRL積分回路では、矩形波パルスが入
力されたときのその応答波形を示す第２図におい
て、スレシホールドレベルの遅延の発生という欠
点がデジタル回路応用においてあつた。なお、第
１図で、１は抵抗、２はコイル、３はコンデンサ
である。また、第２図において、Vtはスレシホ
ールド電圧、Ｖは入力パルス電圧、Ｔはスレシホ
ールド電圧の遅延時間、t1は入力パルス立ち上が
り時間、t2は入力パルス立ち下がり時間である。
回路またはRL積分回路では、矩形波パルスが入
力されたときのその応答波形を示す第２図におい
て、スレシホールドレベルの遅延の発生という欠
点がデジタル回路応用においてあつた。なお、第
１図で、１は抵抗、２はコイル、３はコンデンサ
である。また、第２図において、Vtはスレシホ
ールド電圧、Ｖは入力パルス電圧、Ｔはスレシホ
ールド電圧の遅延時間、t1は入力パルス立ち上が
り時間、t2は入力パルス立ち下がり時間である。
本考案の目的は、デイジタル、アナログ混合回
路内でパルス波伝達の際の急激な負荷電流増加に
よる電源電圧の変動でアナログ回路にノイズが混
入することを回避するためのパルス波積分回路を
提供することにある。
路内でパルス波伝達の際の急激な負荷電流増加に
よる電源電圧の変動でアナログ回路にノイズが混
入することを回避するためのパルス波積分回路を
提供することにある。
本考案では、時間の遅延がなくパルス波を積分
するために、入力電圧立ち上がりのみで出力電圧
がスレシホールド電圧に達した以後にパルス波出
力の立ち上がりを積分する回路構成とした。
するために、入力電圧立ち上がりのみで出力電圧
がスレシホールド電圧に達した以後にパルス波出
力の立ち上がりを積分する回路構成とした。
以下、本考案の実施例を第３図により説明す
る。第３図は本考案の一実施例を示す回路図であ
る。すなわち、本実施例はパルス波伝達用トラン
ジスタ４のエミツタに電圧分割用抵抗６，７を接
続し積分スイツチ用トランジスタ５のコレクタを
抵抗１１を介してトランジスタ４のエミツタ、さ
らにベースを抵抗６，７の接続点に接続する。ま
たトランジスタ５のエミツタには、積分時定数用
の抵抗９およびコンデンサ８を接続するとともに
トランジスタ４のベースとの間に、電荷放電用の
ダイオード１０を接続したものである。
る。第３図は本考案の一実施例を示す回路図であ
る。すなわち、本実施例はパルス波伝達用トラン
ジスタ４のエミツタに電圧分割用抵抗６，７を接
続し積分スイツチ用トランジスタ５のコレクタを
抵抗１１を介してトランジスタ４のエミツタ、さ
らにベースを抵抗６，７の接続点に接続する。ま
たトランジスタ５のエミツタには、積分時定数用
の抵抗９およびコンデンサ８を接続するとともに
トランジスタ４のベースとの間に、電荷放電用の
ダイオード１０を接続したものである。
この回路で、Ａ点に第４図のパルス波が入力さ
れると、Ｃ点の電圧がトランジスタ５をオンさせ
るレベルになるまでは、Ｂ点には入力パルスと同
じ立ち上がりの波形が出力され、入力電圧の増加
によるＣ点の電圧の増加によつてトランジスタ５
がオンしたときから、コンデンサ８、抵抗９及び
抵抗１１によつて、パルス波伝達用トランジスタ
のエミツタの出力を積分する。また、入力電圧が
零となつたときは、トランジスタ５のエミツタの
電圧をダイオード１０によつて急速に放電させ
る。第５図は、第４図のパルス波をＡ点に入力し
たときの、Ｂ点の出力波形である。
れると、Ｃ点の電圧がトランジスタ５をオンさせ
るレベルになるまでは、Ｂ点には入力パルスと同
じ立ち上がりの波形が出力され、入力電圧の増加
によるＣ点の電圧の増加によつてトランジスタ５
がオンしたときから、コンデンサ８、抵抗９及び
抵抗１１によつて、パルス波伝達用トランジスタ
のエミツタの出力を積分する。また、入力電圧が
零となつたときは、トランジスタ５のエミツタの
電圧をダイオード１０によつて急速に放電させ
る。第５図は、第４図のパルス波をＡ点に入力し
たときの、Ｂ点の出力波形である。
以上説明したように本実施例によれば、抵抗
６，７によつて設定されるパルス波入力時のトラ
ンジスタ５のベース電圧によつて、Ａ点の電圧レ
ベルに対するトランジスタ５のオンする時点を可
変でき、すなわちＢ点の出力波形での積分開始の
電圧レベルを可変でき、よつて入力パルスのスレ
シホールドレベル以上の電圧レベルでトランジス
タ５をオンさせるように抵抗６，７を選択すれ
ば、入力立ち上がり位置でのスレシホールドレベ
ルの遅延なしで、入力パルス波を部分的に積分で
きる。また、入力パルスの立ち下がりについて
は、出力が追従し、従つてＢ点出力での立ち下が
り時の遅延もない。
６，７によつて設定されるパルス波入力時のトラ
ンジスタ５のベース電圧によつて、Ａ点の電圧レ
ベルに対するトランジスタ５のオンする時点を可
変でき、すなわちＢ点の出力波形での積分開始の
電圧レベルを可変でき、よつて入力パルスのスレ
シホールドレベル以上の電圧レベルでトランジス
タ５をオンさせるように抵抗６，７を選択すれ
ば、入力立ち上がり位置でのスレシホールドレベ
ルの遅延なしで、入力パルス波を部分的に積分で
きる。また、入力パルスの立ち下がりについて
は、出力が追従し、従つてＢ点出力での立ち下が
り時の遅延もない。
本考案によれば、入力パルス波の立ち上がりで
は、スレシホールドレベル以上の電圧より波形積
分を開始し、入力パルス立ち下がりでは、入力に
追従した出力を得ることができるので、デイジタ
ル、アナログ混合回路に用いて、負荷電流増加に
よる電源電圧の波動に起因するノイズがアナログ
回路に混入することを回避することができる。
は、スレシホールドレベル以上の電圧より波形積
分を開始し、入力パルス立ち下がりでは、入力に
追従した出力を得ることができるので、デイジタ
ル、アナログ混合回路に用いて、負荷電流増加に
よる電源電圧の波動に起因するノイズがアナログ
回路に混入することを回避することができる。
第１図イおよびロは、それぞれ従来の積分回路
の一例を示す回路図、第２図は第４図に示す如き
矩形波パルスが第１図イまたはロの積分回路に入
力されたとき得られる応答波形を示す波形図、第
３図は本考案の一実施例を示す回路図、第４図は
第３図の回路へ印加される入力パルスの波形図、
第５図はその際の応答波形図、である。 符号説明、４……パルス波伝達用トランジス
タ、５……積分スイツチ用トランジスタ、６，
７，９，１１……抵抗、８……コンデンサ、１０
……ダイオード。
の一例を示す回路図、第２図は第４図に示す如き
矩形波パルスが第１図イまたはロの積分回路に入
力されたとき得られる応答波形を示す波形図、第
３図は本考案の一実施例を示す回路図、第４図は
第３図の回路へ印加される入力パルスの波形図、
第５図はその際の応答波形図、である。 符号説明、４……パルス波伝達用トランジス
タ、５……積分スイツチ用トランジスタ、６，
７，９，１１……抵抗、８……コンデンサ、１０
……ダイオード。
Claims (1)
- エミツタに電圧分割用の直列抵抗を接続され、
ベースにパルス波を入力されたとき、エミツタに
出力するパルス伝達用の第１のトランジスタと、
前記直列抵抗による分割電圧をベースに入力さ
れ、コレクタを抵抗を介して前記第１のトランジ
スタのエミツタに接続し、エミツタには積分定数
用の抵抗とコンデンサの並列回路から成る積分回
路を接続した積分スイツチ用の第２のトランジス
タとから成り、前記第２のトランジスタのベース
電圧が、第１のトランジスタの出力の立ち上がり
により増加し、第２のトランジスタをオンさせた
ときから、前記第１のトランジスタのエミツタ出
力の積分出力を前記第２のトランジスタのコレク
タ側から得るようにしたことを特徴とするパルス
波の積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14635382U JPS5952730U (ja) | 1982-09-29 | 1982-09-29 | パルス波の積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14635382U JPS5952730U (ja) | 1982-09-29 | 1982-09-29 | パルス波の積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952730U JPS5952730U (ja) | 1984-04-06 |
| JPH0134439Y2 true JPH0134439Y2 (ja) | 1989-10-19 |
Family
ID=30325788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14635382U Granted JPS5952730U (ja) | 1982-09-29 | 1982-09-29 | パルス波の積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952730U (ja) |
-
1982
- 1982-09-29 JP JP14635382U patent/JPS5952730U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952730U (ja) | 1984-04-06 |
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