JPH0135542B2 - - Google Patents
Info
- Publication number
- JPH0135542B2 JPH0135542B2 JP58192493A JP19249383A JPH0135542B2 JP H0135542 B2 JPH0135542 B2 JP H0135542B2 JP 58192493 A JP58192493 A JP 58192493A JP 19249383 A JP19249383 A JP 19249383A JP H0135542 B2 JPH0135542 B2 JP H0135542B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- shift register
- serial
- out shift
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
〔発明の利用分野〕
本発明は、高速フアクシミリで国際規格として
定められたMH符号（Modified Huffman
Code）及び／またはMR符号（Modified READ
Code）の符号化及び復号化を行う回路に関する。 〔発明の背景〕 従来の符号化・復号化回路は、外部回路との符
号の入出力をシリアルあるいはパラレルで行つて
いる。そして、パラレルで外部回路との間で符号
を入出力する場合も、パラレルシリアル変換とシ
リアルパラレル変換を必要としていた。 すなわち、通常、符号化、復号化のために用い
られるEncoding Table ROMは、１ワードが８
ビツト、または、16ビツトで構成されており、パ
ラレルで符号の出力を行つている。しかし、符号
語の長さは、MH符号の場合、２〜12ビツトと可
変である。このため、Encoding Table ROMの
パラレル出力は、その一部のみが有効である。一
方、外部回路へパラレル出力を行う場合、その出
力は、全てが符号として有効なものである必要が
ある。従つて、通常、Encoding Table ROMの
パラレル出力のうち、有効なビツトのみを集め
て、外部回路に符号だけをパラレル出力するため
の変換処理が必要である。通常、この変換は、
Encoding Table ROMのパラレル出力をラツチ
し、シリアル変換した後、このシリアル変換され
た符号を再びパラレル符号に変換することにより
実現できるもので、パラレルイン・シリアルアウ
トレジスタと、シリアルイン・パラレルアウトレ
ジスタとを用いて行われる。すなわち、
Encoding Table ROMのパラレル出力は、パラ
レルイン・シリアルアウトレジスタにより、その
有効ビツトのみが取り出され、取り出した有効ビ
ツトは、シリアルイン・パラレルアウトレジスタ
により、例えば、８ビツトのワード単位に変換さ
れる。 従来技術による符号化・復号化回路は、前述の
ような動作を行うが、符号化時に符号のシリアル
パラレル変換と符号化終了とを、すなわち、
Encoding Table ROMのパラレル出力のうち、
符号語として有効なビツトを全て取り出したこと
とを同時に検出することができず、また、復号化
時に符号のパラレルシリアル変換を行い符号の復
号化を行う動作と、MH符号で符号化される１ラ
イン分の符号の切れ目を示す符号語であるEOL
（End of Line）の検出とを同時に行うことがで
きず、高速処理に向かないという問題点があつ
た。 〔発明の目的〕 本発明の目的は、MH符号及び／またはMR符
号を高速に符号化及び復号化できる回路規模の小
さい符号化・復号化回路を提供することにある。 〔発明の概要〕 本発明は、符号化時において符号をパラレルに
出力するには、符号化テーブルを記憶したメモリ
のパラレル出力をラツチしてシリアルに変換する
パラレルインシリアルアウトレジスタと、パラレ
ルインシリアルアウトレジスタのシリアル出力を
入力し再びパラレルに変換するシリアルインパラ
レルアウトシフトレジスタが必要であることに着
目し、前記パラレルインシリアルアウトシフトレ
ジスタをパラレルインパラレルアウトシフトレジ
スタとすることによつて符号化終了検出回路の小
型化を実現し、かつシリアルパラレル変換と符号
化終了検出を同時に行えるようにした。また、復
号化時において、パラレルで入力した符号をシリ
アルに変換し、シリアルの符号を復号化情報を記
憶したメモリのアドレスの一部とするパラレルイ
ンシリアルアウトシフトレジスタのシリアル出力
を入力し再びパラレルに変換することによつてメ
モリのアドレス作成と同時にEOLを検出できる
ようにしたことを特徴とする。 このような符号化・復号化回路は小型で、かつ
カウンタ等のタイミング発生回路を持たないため
LSI（Large Scale Integration）化に向いてい
る。 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて説明す
る。第１図は、本発明の符号化・復号化回路２０
００と、これをコントロールするコントローラ１
０００との関係を示すものである。符号化・復号
化回路２０００については、第２図以下を用いて
詳細に説明する。コントローラ１０００は、例え
ばマイクロコンピユータを用いて構成されてお
り、第３図及び第４図のフローチヤートを用いて
その動作を説明する。 第２図は、本発明の一実施例に係る符号化・復
号化回路２０００の詳細ブロツク図である。 本発明の一実施例により用いられるMH符号
は、通常一般に使用されているMH符号と同一で
あり、０から63までのランレングスを符号化する
Terminating Codeと、64刻みのランニングスを
符号化するMake Up Codeの２種類の符号を組
み合わせてランレングスを符号化したものであ
る。例えば、ランレングス＝65を符号したMH符
号は、ランレングス＝64＋１とし、64をMake
Up Codeで符号化した後、１をTerminating
Codeで符号化して得ることができ、１つのラン
レングスを表わす符号は、必ずTeminating
Codeで終了する。なお、ランレングス63以下は、
Terminating Codeのみにより符号化される。こ
のMH符号は、最大12ビツトの符号長を有する可
変長の符号であり、Encoding Table ROMに記
憶されるが、該ROMの固定長の読み出しパラレ
ル出力のうち、符号語として有効なビツトを示す
ため、符号中の有効なビツトの次のビツトを
“１”とし、その後のビツトを全て“０”とした
符号形式を備えている。この“100…０”の符号
は、Encoding Table ROMのパラレル出力のう
ち、符号語として有効なビツトを全て取り出した
こと、すなわち、符号化終了の検出（ターミネー
ト検出ともいう）のために用いられる。 第２図に示す本発明の一実施例において、
Encoding Table ROM（以下、テーブルROMと
いう）２０４０は、１ワードが８ビツトで構成さ
れ、そのうち少なくとも１ビツトが前述した符号
化終了の検出のために用いられるので、１ワード
には最大７ビツトまでの符号列しか記憶すること
ができない。一方、MH符号は、前述したように
最大12ビツトの符号語が存在するため、テーブル
ROM２０４０には、１つのMH符号が前半と後
半に分けられて、２ワード分を用いて記憶されて
いる。 表１は、符号化用アドレス発生回路２０１０が
発生するアドレスと、テーブルROM２０４０内
のそのアドレスに記憶されているデータの内容と
の関係を示しており、そのデータが前述したMH
符号の前半のものか後半のものかが備考として示
されている。 同様に、表２も、復号化用アドレス発生回路２
０２０が発生するアドレスと、テーブルROM２
０４０内のそのアドレスに記憶されているデータ
の内容との関係を説明するものである。 次に、第２図に示す本発明の一実施例による符
号化・復号化回路と、第１図に示すコントローラ
１０００との間で送受信される信号の意味を説明
する。 ｃ……復号化時に、復号化用アドレス発生回路
２０２０に与えられる信号であり、受信符号の種
類、すなわち、白のMH符号、黒のMH符号、
MR符号の１つを特定する信号である。符号の種
類の受信順序は、MH符号及びMR符号の符号化
体系によりユニークに決定されており、コントロ
ーラ１０００は、この符号化体系にそつて信号ｃ
を出力する。これにより、復号化アドレス発生回
路２０２０は、表２に基づいて３種類のアドレス
のいずれか１つを出力する。 ｄ……コントローラ１０００が計測した白ある
いは黒の画素の連続数、すなわち、ランレングス
を示す２進数であり、符号化時に、符号化用アド
レス発生回路２０１０に与えられる。 ｅ……符号化時に、符号化用アドレス発生回路
２０１０に与えられる信号で、符号の種類を示す
信号である。MH符号の場合、白のMake Up
Code、白のTerminating Code、黒のMake Up
Code、黒のTerminating Codeの４種類がある。 ｆ……第２図に示す符号化・復号化回路を符号
化回路として使用するか、復号化回路として使用
するかを選択する信号である。符号化回路として
使用する場合、MPX２０３０は、符号化アドレ
ス発生回路２０１０からの符号化用アドレスｇを
テーブルROM２０４０に与える。 ｋ……パラレルイン・パラレルアウトシフトレ
ジスタ２０５０へのシフトパルス信号である。 ｌ……テーブルROMの出力ｊがパラレルイン
パラレルアウトレジスタ２０５０にラツチされた
信号である。コントローラ１０００は、復号化時
にこの信号ｌを取り込み、符号語の復号化の終
了、未終了の判定、及び復号化された結果（例え
ば、ランレングス）の収得のために使用する。 ｎ……テーブルROMのパラレル出力ｊのう
ち、有効なビツトの全てがシフトアウトされて、
Ｓ／Ｐ２０８０に対して出力されたか否かを示す
信号であり、コントローラ１０００は、この信号
ｎにより有効な符号語ビツトのＳ／Ｐ２０８０へ
の出力の終了を知ることができる。 ｏ……第２図に示す符号化・復号化回路を符号
化回路として使用するか、復号化回路として使用
するかを選択する信号である。復号化回路として
使用する場合、MPX２０７０は、パラレルイ
ン・パラレルアウトシフトレジスタ２０５０の最
上位ビツトｍをＳ／Ｐ２０８０に対する入力ｑと
する。 ｐ……Ｓ／Ｐ２０８０へのシフトパルス信号で
ある。符号化時には、信号ｋとペアで与えられ、
テーブルROMからのパラレル出力のうち、有効
な符号ビツトのみをＳ／Ｐ２０８０内に整列させ
るために使用される。また、復号化時には、信号
ｔとペアで与えられ、符号ｖをパラレルに整列さ
せ、EOL符号を検出するための信号をＳ／Ｐ２
０８０内に生成するために使用される。 ｒ……符号化時に得られる８ビツトパラレルに
整列された符号である。 ｓ……EOL符号の検出、未検出を示す信号で
ある。コントローラは、この信号ｓにより、復号
化時、EOL符号の検出を知ることができる。 ｔ……Ｐ／Ｓ２１００へのシフトパルス信号で
ある。 ｕ……コントローラ１０００から与えられる８
ビツトの受信符号である。
定められたMH符号（Modified Huffman
Code）及び／またはMR符号（Modified READ
Code）の符号化及び復号化を行う回路に関する。 〔発明の背景〕 従来の符号化・復号化回路は、外部回路との符
号の入出力をシリアルあるいはパラレルで行つて
いる。そして、パラレルで外部回路との間で符号
を入出力する場合も、パラレルシリアル変換とシ
リアルパラレル変換を必要としていた。 すなわち、通常、符号化、復号化のために用い
られるEncoding Table ROMは、１ワードが８
ビツト、または、16ビツトで構成されており、パ
ラレルで符号の出力を行つている。しかし、符号
語の長さは、MH符号の場合、２〜12ビツトと可
変である。このため、Encoding Table ROMの
パラレル出力は、その一部のみが有効である。一
方、外部回路へパラレル出力を行う場合、その出
力は、全てが符号として有効なものである必要が
ある。従つて、通常、Encoding Table ROMの
パラレル出力のうち、有効なビツトのみを集め
て、外部回路に符号だけをパラレル出力するため
の変換処理が必要である。通常、この変換は、
Encoding Table ROMのパラレル出力をラツチ
し、シリアル変換した後、このシリアル変換され
た符号を再びパラレル符号に変換することにより
実現できるもので、パラレルイン・シリアルアウ
トレジスタと、シリアルイン・パラレルアウトレ
ジスタとを用いて行われる。すなわち、
Encoding Table ROMのパラレル出力は、パラ
レルイン・シリアルアウトレジスタにより、その
有効ビツトのみが取り出され、取り出した有効ビ
ツトは、シリアルイン・パラレルアウトレジスタ
により、例えば、８ビツトのワード単位に変換さ
れる。 従来技術による符号化・復号化回路は、前述の
ような動作を行うが、符号化時に符号のシリアル
パラレル変換と符号化終了とを、すなわち、
Encoding Table ROMのパラレル出力のうち、
符号語として有効なビツトを全て取り出したこと
とを同時に検出することができず、また、復号化
時に符号のパラレルシリアル変換を行い符号の復
号化を行う動作と、MH符号で符号化される１ラ
イン分の符号の切れ目を示す符号語であるEOL
（End of Line）の検出とを同時に行うことがで
きず、高速処理に向かないという問題点があつ
た。 〔発明の目的〕 本発明の目的は、MH符号及び／またはMR符
号を高速に符号化及び復号化できる回路規模の小
さい符号化・復号化回路を提供することにある。 〔発明の概要〕 本発明は、符号化時において符号をパラレルに
出力するには、符号化テーブルを記憶したメモリ
のパラレル出力をラツチしてシリアルに変換する
パラレルインシリアルアウトレジスタと、パラレ
ルインシリアルアウトレジスタのシリアル出力を
入力し再びパラレルに変換するシリアルインパラ
レルアウトシフトレジスタが必要であることに着
目し、前記パラレルインシリアルアウトシフトレ
ジスタをパラレルインパラレルアウトシフトレジ
スタとすることによつて符号化終了検出回路の小
型化を実現し、かつシリアルパラレル変換と符号
化終了検出を同時に行えるようにした。また、復
号化時において、パラレルで入力した符号をシリ
アルに変換し、シリアルの符号を復号化情報を記
憶したメモリのアドレスの一部とするパラレルイ
ンシリアルアウトシフトレジスタのシリアル出力
を入力し再びパラレルに変換することによつてメ
モリのアドレス作成と同時にEOLを検出できる
ようにしたことを特徴とする。 このような符号化・復号化回路は小型で、かつ
カウンタ等のタイミング発生回路を持たないため
LSI（Large Scale Integration）化に向いてい
る。 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて説明す
る。第１図は、本発明の符号化・復号化回路２０
００と、これをコントロールするコントローラ１
０００との関係を示すものである。符号化・復号
化回路２０００については、第２図以下を用いて
詳細に説明する。コントローラ１０００は、例え
ばマイクロコンピユータを用いて構成されてお
り、第３図及び第４図のフローチヤートを用いて
その動作を説明する。 第２図は、本発明の一実施例に係る符号化・復
号化回路２０００の詳細ブロツク図である。 本発明の一実施例により用いられるMH符号
は、通常一般に使用されているMH符号と同一で
あり、０から63までのランレングスを符号化する
Terminating Codeと、64刻みのランニングスを
符号化するMake Up Codeの２種類の符号を組
み合わせてランレングスを符号化したものであ
る。例えば、ランレングス＝65を符号したMH符
号は、ランレングス＝64＋１とし、64をMake
Up Codeで符号化した後、１をTerminating
Codeで符号化して得ることができ、１つのラン
レングスを表わす符号は、必ずTeminating
Codeで終了する。なお、ランレングス63以下は、
Terminating Codeのみにより符号化される。こ
のMH符号は、最大12ビツトの符号長を有する可
変長の符号であり、Encoding Table ROMに記
憶されるが、該ROMの固定長の読み出しパラレ
ル出力のうち、符号語として有効なビツトを示す
ため、符号中の有効なビツトの次のビツトを
“１”とし、その後のビツトを全て“０”とした
符号形式を備えている。この“100…０”の符号
は、Encoding Table ROMのパラレル出力のう
ち、符号語として有効なビツトを全て取り出した
こと、すなわち、符号化終了の検出（ターミネー
ト検出ともいう）のために用いられる。 第２図に示す本発明の一実施例において、
Encoding Table ROM（以下、テーブルROMと
いう）２０４０は、１ワードが８ビツトで構成さ
れ、そのうち少なくとも１ビツトが前述した符号
化終了の検出のために用いられるので、１ワード
には最大７ビツトまでの符号列しか記憶すること
ができない。一方、MH符号は、前述したように
最大12ビツトの符号語が存在するため、テーブル
ROM２０４０には、１つのMH符号が前半と後
半に分けられて、２ワード分を用いて記憶されて
いる。 表１は、符号化用アドレス発生回路２０１０が
発生するアドレスと、テーブルROM２０４０内
のそのアドレスに記憶されているデータの内容と
の関係を示しており、そのデータが前述したMH
符号の前半のものか後半のものかが備考として示
されている。 同様に、表２も、復号化用アドレス発生回路２
０２０が発生するアドレスと、テーブルROM２
０４０内のそのアドレスに記憶されているデータ
の内容との関係を説明するものである。 次に、第２図に示す本発明の一実施例による符
号化・復号化回路と、第１図に示すコントローラ
１０００との間で送受信される信号の意味を説明
する。 ｃ……復号化時に、復号化用アドレス発生回路
２０２０に与えられる信号であり、受信符号の種
類、すなわち、白のMH符号、黒のMH符号、
MR符号の１つを特定する信号である。符号の種
類の受信順序は、MH符号及びMR符号の符号化
体系によりユニークに決定されており、コントロ
ーラ１０００は、この符号化体系にそつて信号ｃ
を出力する。これにより、復号化アドレス発生回
路２０２０は、表２に基づいて３種類のアドレス
のいずれか１つを出力する。 ｄ……コントローラ１０００が計測した白ある
いは黒の画素の連続数、すなわち、ランレングス
を示す２進数であり、符号化時に、符号化用アド
レス発生回路２０１０に与えられる。 ｅ……符号化時に、符号化用アドレス発生回路
２０１０に与えられる信号で、符号の種類を示す
信号である。MH符号の場合、白のMake Up
Code、白のTerminating Code、黒のMake Up
Code、黒のTerminating Codeの４種類がある。 ｆ……第２図に示す符号化・復号化回路を符号
化回路として使用するか、復号化回路として使用
するかを選択する信号である。符号化回路として
使用する場合、MPX２０３０は、符号化アドレ
ス発生回路２０１０からの符号化用アドレスｇを
テーブルROM２０４０に与える。 ｋ……パラレルイン・パラレルアウトシフトレ
ジスタ２０５０へのシフトパルス信号である。 ｌ……テーブルROMの出力ｊがパラレルイン
パラレルアウトレジスタ２０５０にラツチされた
信号である。コントローラ１０００は、復号化時
にこの信号ｌを取り込み、符号語の復号化の終
了、未終了の判定、及び復号化された結果（例え
ば、ランレングス）の収得のために使用する。 ｎ……テーブルROMのパラレル出力ｊのう
ち、有効なビツトの全てがシフトアウトされて、
Ｓ／Ｐ２０８０に対して出力されたか否かを示す
信号であり、コントローラ１０００は、この信号
ｎにより有効な符号語ビツトのＳ／Ｐ２０８０へ
の出力の終了を知ることができる。 ｏ……第２図に示す符号化・復号化回路を符号
化回路として使用するか、復号化回路として使用
するかを選択する信号である。復号化回路として
使用する場合、MPX２０７０は、パラレルイ
ン・パラレルアウトシフトレジスタ２０５０の最
上位ビツトｍをＳ／Ｐ２０８０に対する入力ｑと
する。 ｐ……Ｓ／Ｐ２０８０へのシフトパルス信号で
ある。符号化時には、信号ｋとペアで与えられ、
テーブルROMからのパラレル出力のうち、有効
な符号ビツトのみをＳ／Ｐ２０８０内に整列させ
るために使用される。また、復号化時には、信号
ｔとペアで与えられ、符号ｖをパラレルに整列さ
せ、EOL符号を検出するための信号をＳ／Ｐ２
０８０内に生成するために使用される。 ｒ……符号化時に得られる８ビツトパラレルに
整列された符号である。 ｓ……EOL符号の検出、未検出を示す信号で
ある。コントローラは、この信号ｓにより、復号
化時、EOL符号の検出を知ることができる。 ｔ……Ｐ／Ｓ２１００へのシフトパルス信号で
ある。 ｕ……コントローラ１０００から与えられる８
ビツトの受信符号である。
【表】
Claims (1)
- 【特許請求の範囲】 １ MH符号及び／またはMR符号の符号化テー
ブルと復号化テーブルを記憶したメモリを持ち、
画信号の変化点情報を入力して前記メモリをアク
セスすることによつてMH符号及び／またはMR
符号に符号化し、MH符号及び／またはMR符号
を入力してメモリをアクセスすることによつて画
信号の変化点情報に復号化する符号化・復号化回
路において、符号化時に前記メモリのパラレル出
力をラツチしシフトするパラレルインパラレルア
ウトシフトレジスタと、このパラレルインパラレ
ルアウトシフトレジスタのシフト毎に出力端子に
出力されるパラレル出力信号の第１ビツトを順次
取り込みシリアルパラレル変換して符号化信号と
するシリアルインパラレルアウトシフトレジスタ
と、前記パラレルインパラレルアウトシフトレジ
スタの前記パラレル出力信号を受け取りシフト毎
に符号化終了を検出するターミネート検出回路
と、復号化時にパラレル入力された符号をシフト
して前記メモリのアドレス修飾信号としてシリア
ル出力するパラレルインシリアルアウトシフトレ
ジスタと、前記メモリのパラレル出力をラツチし
て復号化信号として出力し、また、前記メモリア
ドレスとして出力するパラレルインパラレルアウ
トシフトレジスタと、前記パラレルインシリアル
アウトシフトレジスタのシリアル出力と前記パラ
レルインパラレルアウトシフトレジスタの出力に
基づいて前記メモリアクセスアドレスを発生する
回路と、前記パラレルインシリアルアウトシフト
レジスタの前記シリアル出力を受け取りパラレル
変換するシリアルインパラレルアウトシフトレジ
スタと、このシリアルインパラレルアウトシフト
レジスタのパラレル出力を受け取り前記パラレル
インシリアルアウトシフトレジスタがシフトする
毎にEOLを検出するEOL検出回路とを備えたこ
とを特徴とする符号化・復号化回路。 ２ 特許請求の範囲第１項において、復号化時に
メモリの出力をラツチするパラレルインパラレル
アウトレジスタを符号化時にメモリの出力をラツ
チするパラレルインパラレルアウトシフトレジス
タで兼用し、符号化時に符号化信号を得るシリア
ルインパラレルアウトシフトレジスタと復号化時
にパラレルインシリアルアウトシフトレジスタの
出力をパラレル変換するシリアルインパラレルア
ウトシフトレジスタを１つのレジスタで兼用し、
このシリアルインパラレルアウトシフトレジスタ
の入力回路に入力選択回路を接続したことを特徴
とする符号化・復号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192493A JPS6085684A (ja) | 1983-10-17 | 1983-10-17 | 符号化・復号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192493A JPS6085684A (ja) | 1983-10-17 | 1983-10-17 | 符号化・復号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6085684A JPS6085684A (ja) | 1985-05-15 |
| JPH0135542B2 true JPH0135542B2 (ja) | 1989-07-26 |
Family
ID=16292220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192493A Granted JPS6085684A (ja) | 1983-10-17 | 1983-10-17 | 符号化・復号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085684A (ja) |
-
1983
- 1983-10-17 JP JP58192493A patent/JPS6085684A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6085684A (ja) | 1985-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4276544A (en) | Code converting circuits | |
| US4626829A (en) | Data compression using run length encoding and statistical encoding | |
| US4647908A (en) | Codeword decoding | |
| CA1291822C (en) | Method and apparatus for processing an image signal | |
| KR930006750B1 (ko) | 화상데이터 부호화장치 | |
| JPH0135542B2 (ja) | ||
| JPH0255987B2 (ja) | ||
| JPH04298164A (ja) | ファクシミリ装置用データ圧縮／解凍回路 | |
| JPH0569342B2 (ja) | ||
| JPH0149072B2 (ja) | ||
| JPS6147466B2 (ja) | ||
| JPH04270569A (ja) | 画像処理装置におけるデータ圧縮方式 | |
| GB1570914A (en) | Method and apparatus for bandwidth compression | |
| EP0499225A2 (en) | Variable-length code decoding device | |
| JPS6087551A (ja) | 多値伝送方式 | |
| JPS58225779A (ja) | 画信号の復号方式 | |
| JPS60240275A (ja) | 画像読取装置 | |
| JPS60253372A (ja) | 画信号符号化方式 | |
| JPS59156073A (ja) | デ−タ復号装置 | |
| JPH0212417B2 (ja) | ||
| JPH0763151B2 (ja) | 可変長符号複号化回路 | |
| JP3142911B2 (ja) | 符号化復号化装置の処理方法 | |
| JPS59156075A (ja) | デ−タ復号装置 | |
| JPH0432586B2 (ja) | ||
| JPH0360225B2 (ja) |