JPH0135544B2 - - Google Patents
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- Publication number
- JPH0135544B2 JPH0135544B2 JP21006383A JP21006383A JPH0135544B2 JP H0135544 B2 JPH0135544 B2 JP H0135544B2 JP 21006383 A JP21006383 A JP 21006383A JP 21006383 A JP21006383 A JP 21006383A JP H0135544 B2 JPH0135544 B2 JP H0135544B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- image
- counter
- address
- down counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Image Processing (AREA)
- Storing Facsimile Image Data (AREA)
Description
〔発明の属する分野〕
本発明は符号化された２値画像情報を復号し、
画素単位で表現された画像を得る画像復元装置に
関する。 〔従来技術〕 従来の画像処理装置では、画像処理を画素単位
で処理することが多く、処理計算量が大きくなる
ため高速動作を得たいときはソフトウエアでは難
しいのでハードウエア化する必要があり、構成が
複雑となり、コストも高くなる欠点があつた。 これに対して画像信号をあらかじめ符号化によ
り情報圧縮しておけば、処理計算量を減らすこと
ができるので、マイクロプロセツサなどによりソ
フトウエアでも高速処理できるようになる。（例
えば２値画像をラン（“１”の画素の連なり）の
長さやそのＸ、Ｙ開始アドレスなどで符号化する
方法等）しかしながら、このような方式を用いる
場合には、モニタやデバツクのために処理（例：
輪かく抽出etc.）したものを画像に表示するに
は、処理後の符号化画像信号をデコード（復号）
する画像復元装置が必要となる。このような画像
復元装置に現在適当なものは見あたらない。 〔発明の目的〕 本発明は、このような問題点を解決するために
なされたもので、符号化された２値画像情報を高
速で復元し、画素単位で表現された画像を得るこ
とのできる画像復元装置を実現することを目的と
している。 〔発明の概要〕 前記の目的を達成するために、本発明の要旨と
するところは、CPUから（ランの数―１）をプ
リセツトされる第１のダウンカウンタと、CPU
からアドレスを指定されてそれぞれＹ開始アドレ
ス、Ｘ開始アドレス、ランの長さを書き込まれた
のち前記第１のダウンカウンタからの出力により
アドレス指定されて読み出される第１、第２、第
３のメモリと、前記第３のメモリからの出力がプ
リセツトされる第２のダウンカウンタと、前記第
２のメモリからの出力をプリセツトされたのち前
記第２のダウンカウンタが０までカウントダウン
する間カウントアツプするアツプカウンタとを備
え、前記第１のメモリからの出力によりＹアドレ
スを指定され、前記アツプカウンタの出力により
Ｘアドレスを指定される画像メモリの画素に一定
の２値信号を書き込むようにしたことを特徴とす
る画像復元装置に存する。 〔実施例〕 以下図面を用いて本発明を詳しく説明する。 第１図は本発明の一実施例を示す回路構成図で
ある。１はCPUデータバスを介してCPUからそ
のＤ端子に（ラン（画像の走査ライン中の一方の
２値信号の連なり）の数Ｎ―１）をプリセツトさ
れる第１のダウンカウンタ、２はCPUアドレス
バスを介してアドレス情報が与えられる第１のバ
ツフア、３，４，５はこの第１のバツフア２を介
して指定されたアドレスにおいて、前記CPUデ
ータバスを介してCPUからそれぞれＹ開始アド
レスYi、Ｘ開始アドレスXi、ランの長さLi（ｉ＝
１〜Ｎはランの番号）を書き込まれた第１、第
２、第３のメモリ（Xi，Yi，Liは（Xi、Yi）アド
レスの画素から走査方向にLiの長さのランが存在
することを示す情報である。）、６はこの第３のメ
モリ５のDOUT端子からの出力情報Liがプリセツト
され、そのCK端子に加えられるクロツクにより
カウントダウン（数え下がる）を行なう第２のダ
ウンカウンタ、７は前記第２のメモリ４のDOUT端
子からの出力情報Xiがプリセツトされ、前記第２
のダウンカウンタ６が０迄ダウンカウントしてい
る間、そのCK端子に加えられるクロツク入力に
よりカウントアツプ（数え上げる）するアツプカ
ウンタ、８は前記第１のメモリ３からの出力Yiを
入力する第２のバツフア、である。９，１０はト
リガ入力によつてシステムの動作を始動させ、前
記ダウンカウンタ１，６出力が０となつたとき動
作を終了させるフリツプフロツプ、１１は画像メ
モリデータバスに“１”の信号を与える書き込み
回路、１２は前記バツフア８、アツプカウンタ７
からの出力でそれぞれＹ、Ｘアドレスを指定され
る画像メモリの画素への書き込みを制御する書き
込み制御回路である。 このような構成の画像復元装置の動作を次に説
明する。第２図は前記実施例の動作を説明するた
めのタイムチヤートである。DEC＝Ｈ（レベル―
以下省く）、CP＝Ｌの状態でCPUよりデータバ
スを介してダウンカウンタ１に（ランの数Ｎ―
１）をプリセツトするとともにCPUよりアドレ
スバスおよび第１のバツフア２を介して指定され
たアドレスのメモリ３，４，５にそれぞれＹ開始
アドレスYi、Ｘ開始アドレスXi、ランの長さLiを
書き込む。書き込みが完了するとDEC＝Ｌ、CP
＝Ｈとされる。書き込まれた状態のメモリ３，
４，５の内容を次表に示す。次にダウンカウンタ
１のＱの出力
画素単位で表現された画像を得る画像復元装置に
関する。 〔従来技術〕 従来の画像処理装置では、画像処理を画素単位
で処理することが多く、処理計算量が大きくなる
ため高速動作を得たいときはソフトウエアでは難
しいのでハードウエア化する必要があり、構成が
複雑となり、コストも高くなる欠点があつた。 これに対して画像信号をあらかじめ符号化によ
り情報圧縮しておけば、処理計算量を減らすこと
ができるので、マイクロプロセツサなどによりソ
フトウエアでも高速処理できるようになる。（例
えば２値画像をラン（“１”の画素の連なり）の
長さやそのＸ、Ｙ開始アドレスなどで符号化する
方法等）しかしながら、このような方式を用いる
場合には、モニタやデバツクのために処理（例：
輪かく抽出etc.）したものを画像に表示するに
は、処理後の符号化画像信号をデコード（復号）
する画像復元装置が必要となる。このような画像
復元装置に現在適当なものは見あたらない。 〔発明の目的〕 本発明は、このような問題点を解決するために
なされたもので、符号化された２値画像情報を高
速で復元し、画素単位で表現された画像を得るこ
とのできる画像復元装置を実現することを目的と
している。 〔発明の概要〕 前記の目的を達成するために、本発明の要旨と
するところは、CPUから（ランの数―１）をプ
リセツトされる第１のダウンカウンタと、CPU
からアドレスを指定されてそれぞれＹ開始アドレ
ス、Ｘ開始アドレス、ランの長さを書き込まれた
のち前記第１のダウンカウンタからの出力により
アドレス指定されて読み出される第１、第２、第
３のメモリと、前記第３のメモリからの出力がプ
リセツトされる第２のダウンカウンタと、前記第
２のメモリからの出力をプリセツトされたのち前
記第２のダウンカウンタが０までカウントダウン
する間カウントアツプするアツプカウンタとを備
え、前記第１のメモリからの出力によりＹアドレ
スを指定され、前記アツプカウンタの出力により
Ｘアドレスを指定される画像メモリの画素に一定
の２値信号を書き込むようにしたことを特徴とす
る画像復元装置に存する。 〔実施例〕 以下図面を用いて本発明を詳しく説明する。 第１図は本発明の一実施例を示す回路構成図で
ある。１はCPUデータバスを介してCPUからそ
のＤ端子に（ラン（画像の走査ライン中の一方の
２値信号の連なり）の数Ｎ―１）をプリセツトさ
れる第１のダウンカウンタ、２はCPUアドレス
バスを介してアドレス情報が与えられる第１のバ
ツフア、３，４，５はこの第１のバツフア２を介
して指定されたアドレスにおいて、前記CPUデ
ータバスを介してCPUからそれぞれＹ開始アド
レスYi、Ｘ開始アドレスXi、ランの長さLi（ｉ＝
１〜Ｎはランの番号）を書き込まれた第１、第
２、第３のメモリ（Xi，Yi，Liは（Xi、Yi）アド
レスの画素から走査方向にLiの長さのランが存在
することを示す情報である。）、６はこの第３のメ
モリ５のDOUT端子からの出力情報Liがプリセツト
され、そのCK端子に加えられるクロツクにより
カウントダウン（数え下がる）を行なう第２のダ
ウンカウンタ、７は前記第２のメモリ４のDOUT端
子からの出力情報Xiがプリセツトされ、前記第２
のダウンカウンタ６が０迄ダウンカウントしてい
る間、そのCK端子に加えられるクロツク入力に
よりカウントアツプ（数え上げる）するアツプカ
ウンタ、８は前記第１のメモリ３からの出力Yiを
入力する第２のバツフア、である。９，１０はト
リガ入力によつてシステムの動作を始動させ、前
記ダウンカウンタ１，６出力が０となつたとき動
作を終了させるフリツプフロツプ、１１は画像メ
モリデータバスに“１”の信号を与える書き込み
回路、１２は前記バツフア８、アツプカウンタ７
からの出力でそれぞれＹ、Ｘアドレスを指定され
る画像メモリの画素への書き込みを制御する書き
込み制御回路である。 このような構成の画像復元装置の動作を次に説
明する。第２図は前記実施例の動作を説明するた
めのタイムチヤートである。DEC＝Ｈ（レベル―
以下省く）、CP＝Ｌの状態でCPUよりデータバ
スを介してダウンカウンタ１に（ランの数Ｎ―
１）をプリセツトするとともにCPUよりアドレ
スバスおよび第１のバツフア２を介して指定され
たアドレスのメモリ３，４，５にそれぞれＹ開始
アドレスYi、Ｘ開始アドレスXi、ランの長さLiを
書き込む。書き込みが完了するとDEC＝Ｌ、CP
＝Ｈとされる。書き込まれた状態のメモリ３，
４，５の内容を次表に示す。次にダウンカウンタ
１のＱの出力
【表】
…
Claims (1)
- １ CPUから（ランの数―１）をプリセツトさ
れる第１のダウンカウンタと、CPUからアドレ
スを指定されてそれぞれＹ開始アドレス、Ｘ開始
アドレス、ランの長さを書き込まれたのち前記第
１のダウンカウンタからの出力によりアドレス指
定されて読み出される第１，第２，第３のメモリ
と、前記第３のメモリからの出力がプリセツトさ
れる第２のダウンカウンタと、前記第２のメモリ
からの出力をプリセツトされたのち前記第２のダ
ウンカウンタが０までカウントダウンする間カウ
ントアツプするアツプカウンタとを備え、前記第
１のメモリからの出力によりＹアドレスを指定さ
れ、前記アツプカウンタの出力によりＸアドレス
を指定される画像メモリの画素に一方の２値信号
を書き込むようにしたことを特徴とする画像復元
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21006383A JPS60102056A (ja) | 1983-11-09 | 1983-11-09 | 画像復元装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21006383A JPS60102056A (ja) | 1983-11-09 | 1983-11-09 | 画像復元装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60102056A JPS60102056A (ja) | 1985-06-06 |
| JPH0135544B2 true JPH0135544B2 (ja) | 1989-07-26 |
Family
ID=16583200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21006383A Granted JPS60102056A (ja) | 1983-11-09 | 1983-11-09 | 画像復元装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60102056A (ja) |
-
1983
- 1983-11-09 JP JP21006383A patent/JPS60102056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60102056A (ja) | 1985-06-06 |
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