JPH05314247A

JPH05314247A - イメージデータ処理装置

Info

Publication number: JPH05314247A
Application number: JP11930492A
Authority: JP
Inventors: Kuninosuke Ihira; 國之輔伊平; Makoto Iketani; 誠池谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-12
Filing date: 1992-05-12
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】小切手等から画像情報を読取りこれを表示或
いは印刷するイメージ処理と並行して、通信処理等を行
うイメージ処理装置に関し、これらの多重処理を有効に
行える装置を提供することを目的とする。【構成】原画を走査して画像を１画素単位に読み取り
画像データを作成するイメージ読取部１と、ホストコン
ピュータとの通信制御等の処理と並行して、上記イメー
ジ読取部１で読み取った画像データの格納等の処理を行
うＣＰＵ部３と、このＣＰＵ部３とメモリ部２との間の
データ転送を行うバス５とを有するイメージデータ処理
装置において、上記画像データを格納し、上記メモリ部
２とは独立してバス５に接続されるイメージメモリ部６
と、上記イメージ読取部１で読取った画像データをイメ
ージメモリ部６に格納するときにはこのイメージメモリ
部６をバス５から切り離すバススイッチ部７とを装置に
設けた構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小切手等から画像情報
を読取りこれを表示或いは印刷するイメージ処理装置に
関する。

【０００２】

【従来の技術】図１４は、パソコンを用いたイメージス
キャナの一般的構成図を示したものである。この装置
は、原画を走査して画像を読み取りこれを電気信号に変
換するイメージ読取部としてのＣＣＤ２８（固体撮像素
子）と、アナログ信号をデジタル信号に変換するＡＤＣ
２０と、データを格納するメモリ部としてのＭＥＭ１２
と、バッファとしてのＢＵＦＦ２１と、表示部としての
ＣＲＴＣ１８（ＣＲＴコントローラ）及びＣＲＴ表示器
２９と、制御プログラムに基づき装置を制御するＣＰＵ
部１７と、このＣＰＵ部１７とＭＥＭ１２間のデータ転
送路としてのＢＵＳ１５と、ＤＭＡ転送の制御を行うＤ
ＭＡＣ１９とが設けられている。

【０００３】上記装置は、ＣＣＤ２８を用いて画像を走
査してこの画像のイメージを読み取り、これを電圧信号
に変換する。そして、この電圧信号をＡＤＣ２０を介し
てデジタル信号に変換し、このデジタル信号を一度ＢＵ
ＦＦ２１に蓄え、更に、ＤＭＡＣ１９を介してＢＵＦＦ
２１に蓄えられたデジタル信号をＢＵＳ１５を経由させ
てＭＥＭ１２にＤＭＡ転送する。

【０００４】図１５は、上記ＤＭＡ転送を行っていると
きのメモリサイクルの例を示している。この例では、Ｂ
ＵＳ１５をＣＰＵ部１７が２サイクル、ＤＭＡ処理が２
サイクル使用していることを示している。このように、
ＤＭＡ転送中はＣＰＵ部１７はＢＵＳ１５をフルに使用
できないので待ちの状態となり、その分処理能力が低下
する。

【０００５】なお、従来においては、上記イメージデー
タの転送処理中は、この転送のみの単独処理がほとんど
で他の処理と並行して行うことはなく、または高価な専
用イメージ処理装置が用いられていた。

【０００６】

【発明が解決しようとする課題】さて、上記デジタル信
号などのイメージデータはデータ量が多く、例えば、縦
１０５mm、横２１５mmの小切手を解像度１０本／mmのＣ
ＣＤで１６値のグレースケール（白黒１６階調：４ビッ
ト）で読み取った時のデータ量は次のようになる。

【０００７】データ量＝画素数×画素当たりのビット数＝縦の本数×横の本数×画素当たりのビット数＝（105 ×10）×（215 ×10）×4 ＝1,050 ×2,150 ×4 （ビット）＝1,128,750 （バイト）

【０００８】このデータを、例えばメモリサイクル500
ｎｓのＣＰＵのメモリに１Ｍバイト／秒の転送速度でＤ
ＭＡ転送してＬＯＡＤする場合には、約１．１秒の時間
を要することになる。このＤＭＡ転送している間はＣＰ
Ｕはメモリのアクセスができないため、上記に示す例で
はＣＰＵの処理能力は５０％に低下する。従って、デー
タ通信等の他の処理を並行して行ってしている場合に処
理能力不足に陥ってしまう可能性がある。

【０００９】このため、比較的処理能力の劣るパーソナ
ルコンピュータ或いはＡＴＭ（自動預金支払機）等をオ
ンライン端末装置として用い、データ量の大きいイメー
ジデータの処理をオンライン中に行う場合には、ややも
すると処理量オーバーになってしまう。このため、一時
的に他の処理が出来なくなり、最悪の場合は装置がダウ
ン状態になることも考えられる。

【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、小切手等のイメージを読取りこれを処理する
イメージ処理に加えて通信処理等の処理を並行して行
い、これらの多重処理を有効に行うイメージデータ処理
装置を提供することを目的としている。

【００１１】

【問題点を解決するための手段】以上の技術的課題を解
決するために、本発明の第１の手段は図１に示すよう
に、原画を走査して画像を１画素単位に読み取り画像デ
ータを作成するイメージ読取部１と、ホストコンピュー
タとの通信制御等の処理と並行して、上記イメージ読取
部１で読み取った画像データの格納等の処理を行うＣＰ
Ｕ部３と、データ及び制御プログラム等が格納されるメ
モリ部２と、このＣＰＵ部３と上記メモリ部２との間の
データ転送を行うバス５とを有するイメージデータ処理
装置において、上記画像データを格納し、上記メモリ部
２とは独立してバス５に接続されるイメージメモリ部６
と、上記イメージ読取部１で読取った画像データをイメ
ージメモリ部６に格納するときにはこのイメージメモリ
部６をバス５から切り離すバススイッチ部７とを装置に
設けたことである。

【００１２】また、本発明の第２の手段は第１の手段に
加えて、図２に示すように、読取り時の画素の位置をＸ
軸及びＹ軸からなる座標としてとらえ、上記イメージメ
モリ部６に格納する画素データのアドレスをこの座標に
対応させ、Ｘ座標に対応するＸ軸アドレス部８とＹ座標
に対応するＹ軸アドレス部９とを設けて、この両アドレ
ス部で画素データの格納アドレスを指定し、イメージメ
モリ部６に画素データを格納するときには、Ｘ軸アドレ
ス部８、Ｙ軸アドレス部９の順にアドレスを更新してこ
れらの両アドレス部で指定されるアドレスに書き込み、
画素データを読み出すときには、Ｘ軸アドレス部８又は
Ｙ軸アドレス部９の出力端に、ここから出力されるアド
レス値の１の補数を求める反転部１１を設け、上記と逆
にＹ軸アドレス部９を先に更新してこれらの両アドレス
部で指定されるアドレスから読出すようにしたことであ
る。

【００１３】また、本発明の第３の手段は第１の手段に
加えて、図３に示すように、画素を原画のＸ軸及びＹ軸
からなる座標としてとらえ、上記イメージメモリ部６に
格納する画素データのアドレスをこの座標に対応させ、
Ｘ座標に対応するアドレスを指定するＸ軸アドレス部８
と、上記Ｙ座標に対応するアドレスを指定するＹ軸アド
レス部９とを設けると共に、イメージメモリ部６のアド
レス値の下位ビットをＸ軸アドレス部８、又上位ビット
をＹ軸アドレス部９にもたせ、この両アドレス部で画素
データの格納アドレスを指定し、イメージメモリ部６に
画素データを格納するときには、Ｘ軸アドレス部８又は
Ｙ軸アドレス部９の出力端に、ここから出力されるアド
レス値の１の補数を求める反転部１１を設け、Ｙ軸アド
レス部９、Ｘ軸アドレス部８の順にアドレスを更新して
これらの両アドレス部で指定されるアドレスに書き込
み、画素データを読み出すときには、順に更新されるア
ドレス指定で、連続する複数のアドレスに格納されてい
る画素データを同時にバス５に出力するアドレスデコー
ド部１３を設けて、下位アドレスから順番に画素データ
を読出すことである。

【００１４】

【作用】上記第１の手段の作用を説明する。通常時に
は、メモリ部２及びイメージメモリ部６はバス５を介し
てＣＰＵ部３と接続されている。そして、ＣＰＵ部３は
必要に応じてメモリ部２或いはイメージメモリ部６を参
照し、画像データを表示したりする処理を行い、これと
並行してホストコンピュータとの通信制御等の処理を行
っている。

【００１５】さて、原画の読み取りを開始するときに
は、まず、ＣＰＵ部３からの指示に基づきバススイッチ
部７を操作して、バス５に接続されたイメージメモリ部
６をバス５から切り離す。この後、イメージ読取部１に
おいて画像の読み取り処理を開始し、これと共に、読み
取った画像データを順次イメージメモリ部６に転送して
格納する。この転送中、ＣＰＵ部３はバス５を介して自
由にメモリ部２を参照できるので、通信制御等の処理を
そのまま継続できる。

【００１６】上記原画の読み取り処理が終了すれば、Ｃ
ＰＵ部３の指示に基づきバススイッチ部７を操作し、イ
メージメモリ部６をバス５に接続する。この後、ＣＰＵ
部３はバス５を介してイメージメモリ部６をアクセス
し、上記画像データを参照して例えばこれを表示したり
する。

【００１７】第２の手段に係る作用を説明する。まず、
処理に先立ち上記Ｘ軸アドレス部８及びＹ軸アドレス部
９の内容をクリアしておく。そして、イメージメモリ部
６をバス５から切り離して、イメージメモリ部６に画素
を格納する。この際、Ｘ軸アドレス部８、Ｙ軸アドレス
部９の順にアドレスを更新し、これらの両アドレス部で
指定するアドレスに画素データを書き込む。即ち、１画
素書き込む毎にＸ軸アドレス部８を＋１更新して順次画
素データを書き込み、この処理を繰り返し行った後Ｘ軸
アドレス部８が所定の値に達し、たとえばオーバーフロ
ーすれば、このＸ軸アドレス部８をクリアすると共にＹ
軸アドレス部９を＋１更新し、これらの更新を行いつつ
順次画素データの書き込みを行う。

【００１８】上記格納処理が終了すれば、ＣＰＵ部３か
らの指示に基づき、イメージメモリ部６から画素データ
を読み出す。この際、右方向に画像を９０度回転させた
いときには、Ｙ軸アドレス部９の出力端に反転部１１を
設け、上記と逆にＹ軸アドレス部９を先に更新し、たと
えばこれがオーバーフローする毎にＸ軸アドレス部８を
更新してアドレスを指定し、この指定されたアドレスか
ら画素データを読み出す。

【００１９】これらの画素データは、書き込み時の画像
を右方向に９０度回転させたイメージの順に読出される
ので、たとえばこれをそのまま表示すれば原画を右９０
度回転させた状態で表示される。また、左方向に画像を
９０度回転させたいときには、Ｘ軸アドレス部８の出力
端に反転部１１を設ける。そして、上記と同様にしてイ
メージメモリ部６のアドレスを指定して画素データを読
み出す。すると、これらの画素データは左方向に９０度
回転させたイメージで取り出せる。

【００２０】第３の手段に係る作用を説明する。まず、
処理に先立ち上記Ｘ軸アドレス部８及びＹ軸アドレス部
９の内容をクリアしておく。そして、イメージメモリ部
６をバス５から切り離して、イメージメモリ部６に画素
データを格納する。この際、右方向に画像を９０度回転
させたイメージで画素データを格納するときには、Ｘ軸
アドレス部８の出力端に反転部１１を設け、Ｙ軸アドレ
ス部９の出力とこの反転部１１の出力とで指定されたア
ドレスに画素を書き込む。そして、画素データの書き込
みのつどＹ軸アドレス部９を＋１更新し、やがてＹ軸ア
ドレス部９が所定の値、例えばオーバーフローすればこ
のＹ軸アドレス部９をクリアすると共に、Ｘ軸アドレス
部８を＋１更新し、これらの更新を行いつつ順次画素デ
ータの書き込みを行う。

【００２１】このとき、イメージメモリ部６のアドレス
値の下位ビットをＸ軸アドレス部８、又上位ビットをＹ
軸アドレス部９にもたせているので、例えばアドレスが
１６ビットで指定され、画像範囲が正方形の場合、これ
の下位８ビットがＸ軸アドレス部８、上位８ビットがＹ
軸アドレス部９で指定されることになる。なお、画像範
囲が長方形の場合はＸ軸アドレス部８が９ビット、Ｙ軸
アドレス部９が７ビット等の様に異なっていても良い。

【００２２】これらの書き込みが終了すれば、つぎに読
出しを行う。このときにはイメージメモリ部６をバス５
に接続し、また、アドレスデコード部１３を介在させて
同時に複数画素データをバス５に出力できるようにす
る。そして、読出しが始まるとＣＰＵ部３は下位アドレ
スから上位にむけて順次アドレスの指定を行う。する
と、このアドレス指定でイメージメモリ部６から複数の
画素データが読出されこれがバス５に送られる。そし
て、これらの画素データをたとえば表示装置に入力し、
以降すべての画素データについて上記処理を繰り返し行
う。すると、表示装置に送られた画像データはイメージ
メモリ部６に書き込み時に画像を右方向に９０度回転さ
せた状態で書き込まれているので、表示面には原画を右
９０度回転させた状態で表示される。

【００２３】また、左方向に画像を９０度回転させたい
ときには、Ｙ軸アドレス部９の出力端に反転部１１を設
ける。そして、上記と同様にしてイメージメモリ部６の
アドレスを指定して画素データを書き込み、これを上記
の手法で読出し表示装置で表示させれば左方向に９０度
回転した画像が表示される。

【００２４】

【実施例】以下本発明の実施例に係るイメージデータ処
理装置を図面に基づいて説明する。図４は、本実施例に
係る装置の基本的な構成図である。本装置は、前記従来
例で説明したように、原画の画像を電気信号に変換して
イメージデータ（画像データ）を作成するイメージ読取
部１としてのＣＣＤ２８及びＡＤＣ２０と、メモリ部２
としてのＭＥＭ１２と、表示を行うＣＲＴ表示器２９及
びこれを制御するＣＲＴＣ１８と、ＣＰＵ部１７と、デ
ータ転送を行うＢＵＳ１５と、ＤＭＡＣ１９とが設けら
れている。

【００２５】更に本実施例では、上記ＢＵＳ１５に接続
され、イメージデータを専用に格納するイメージメモリ
部６としてのＩＭＥＭ２１と、このＩＭＥＭ２１をＢＵ
Ｓ１５から切り離し或いは接続するバススイッチ部７と
してのＳＷ１とが設けられている。本装置は、ＣＣＤ２
８で読み取られたイメージデータをＩＭＥＭ２１に転送
する場合には、ＣＰＵ部１７の指示に基づき、ＳＷ１を
操作してＢＵＳ１５に接続されたＩＭＥＭ２１を切り離
し、この状態でイメージデータをＩＭＥＭ２１に転送す
る。この後転送が終了すると、ＣＰＵ部１７の指示に基
づきＳＷ１を操作してＩＭＥＭ２１をＢＵＳ１５に接続
し、ＭＥＭ１２と同様にＣＰＵ部１７がＩＭＥＭ２１を
参照できるようにする。

【００２６】さて、上記ＳＷ１は接点形式で図示（図
４）しているが、実際にはＴＴＬ等の論理回路で構成さ
れている。図５は図４のＩＭＥＭ２１部分を詳細に示し
た機能ブロック図である。図中、ＡＢＵＳ１５ａはＢＵ
Ｓ１５に含まれるアドレスバスを、同じくＤＢＵＳ１５
ｂはデータバスを表す。さらにいくつかの制御信号線が
あるが図示していない。

【００２７】また、ＣＴＬ２７はＣＰＵ部１７から本Ｉ
ＭＥＭ２１部分を制御するためのもの（一種のＩＯレジ
スタに該当）で、ＩＭＥＭ２１をＢＵＳ１５に接続・分
離したり、ＣＣＤ２８のスキャナの照明のＯＮ／ＯＦ
Ｆ、スキャナの起動停止、番地制御、データ制御等の各
種の制御或いは状態表示を行う。ＣＮＴ２６はイメージ
データを格納するＲＡＭ２２の番地カウンタであり、Ｃ
ＣＤ２８の読みだしと同期してカウンタがインクルメン
トされる。ＲＡＭ２２はイメージデータの格納部であ
り、このＲＡＭ２２の番地制御回路としてＡＣＴＬ２３
が、又データ制御回路としてのＤＣＴＬ２４が設けられ
ている。

【００２８】ここで、図５に示すイメージメモリ部（Ｉ
ＭＥＭ２１）の動作の概略を説明する。はじめに、ＣＴ
Ｌ２７で必要な箇所を初期化すると共に、ＳＷ１，２を
操作してＲＡＭ２２をＡＢＵＳ１５ａ及びＤＢＵＳ１５
ｂから分離させ、ＣＰＵ部１７からの指示或いは起動セ
ンサーからの信号をトリガーとしてＣＣＤ２８のスキャ
ナを起動する。

【００２９】画像読取の走査が開始されると、ＣＣＤ２
８で読み取ったイメージデータは１画素毎にＡＤＣ２０
でＡＤ変換され、この変換されたデジタルデータはＣＮ
Ｔ２６のカウント値で示されるＲＡＭ２２の番地に格納
される。そして、ＣＮＴ２６が指定値に達したとき、ま
た停止センサーの検知により停止したときはＣＰＵ部１
７に割り込み信号を印加して、ＩＭＥＭ２１の制御をＣ
ＰＵ部１７に移す。すると、ＣＰＵ部１７はＳＷ１，２
等に切換指示を行い，ＩＭＥＭ２１をＡＢＵＳ１５ａ及
びＤＢＵＳ１５ｂに接続する。この後、ＣＰＵ部１７は
ＩＭＥＭ２１を参照することが可能となり、ＩＭＥＭ２
１からイメージデータを読出し、これをＣＲＴ２９に表
示したり別途ディスク等の記憶媒体に格納したりするこ
とが可能となる。

【００３０】図６は、図５に示すイメージメモリ部の詳
細な機能ブロック図である。このイメージメモリ部で
は、原画の画素の位置をＸ座標及びＹ座標としてとら
え、読み取った画素をこれらの座標に対応させて保持す
るものである。このため、ＲＡＭ２２の番地カウンタＣ
ＮＴ２６として、Ｘ座標を指定するカウンタであるＸＣ
ＮＴと、Ｙ座標を指定するカウンタであるＹＣＮＴとが
設けられている。また、ＡＣＴＬ２３には、切替スイッ
チＳＷ３，ＳＷ４と、排他的論理和回路であるＸＯＲ０
及びＸＯＲ１とが設けられている。

【００３１】ＲＡＭ２２は、互いに独立してアクセスで
きる４つのＲＡＭ０，〜ＲＡＭ４から構成され、これら
からの出力データがデータスイッチＳ０〜Ｓ３及びＳＷ
１を介してＤＢＵＳ１５ｂに送られる。また、ＤＣＴＬ
２４にはデコード回路ＤＥＣが設けられ、データスイッ
チＳ０〜Ｓ３の切り換えの制御が行われる。Ｎ０，〜Ｎ
３はそれぞれＲＡＭ０，〜ＲＡＭ３からの出力データを
転送するバスである。

【００３２】また、このイメージメモリ部は、ＣＰＵ部
１７とデータ転送を行うＢＵＳ１５のデータバス幅は１
６ビットである。そして、画素の明暗を１６値の４ビッ
トで表し、２進カウンタＸＣＮＴ，ＹＣＮＴはそれぞれ
１０及び１１ビット有している。ＲＡＭ０，〜ＲＡＭ３
はそれぞれ５１２ｋｗｏｒｄ（４ビット／ｗｏｒｄ）の
ＲＡＭメモリで構成されている例である。一方、ＣＣＤ
２８はＸ軸方向に１０２４の素子数を、Ｙ軸方向に２０
４８の素子数を有し、上記２進カウンタＸＣＮＴ，ＹＣ
ＮＴのカウント数に対応している。周知の通り、一列１
０２４素子のＣＣＤを用いて、Ｙ方向に像を２０４８素
子分移動させても等価である。

【００３３】図７は、ＤＥＣ及びＤＣＴＬ２４の動作を
示す論理表である。ここで、Ｍ０，Ｍ１は前もって所定
の値に設定されるものであり、Ａ０，Ａ１は最下位のア
ドレスビットである。図８は、ＳＷ３およびＳＷ４にお
ける接続の一例を示すものである。ここではＸＣＮＴが
２ｂｉｔ（Ｘ0 ，Ｘ1 ）でＹＣＮＴが３ｂｉｔ（Ｙ0 ，
Ｙ1 ，Ｙ2 ）の場合の例を示したものであり、ＳＷ３及
びＳＷ４の切替操作を行うことによりＸＣＮＴとＹＣＮ
Ｔとを逆順位に接続したものと等価になる。一般に、Ｘ
ＣＮＴがＭｂｉｔ，ＹＣＮＴがＮｂｉｔでも同様な手法
で接続が行える。

【００３４】ここで、図６に示すイメージメモリ回路の
動作をロード、表示等の各場合に分けて説明する。ま
ず、イメージデータをロードする場合について説明す
る。ＣＣＤ２８からＲＡＭ２２にイメージデータを転送
するときには、ＳＷ１をＯＦＦし、ＳＷ２をＣＮＴ２６
側に切替える。そして、ＸＣＮＴとＹＣＮＴで構成する
カウンタをクリアする。これらのＸＣＮＴとＹＣＮＴの
カウント値はアドレス信号として出力され、このアドレ
ス信号はＳＷ２、ＸＯＲ０，１（このときは、本ＸＯＲ
０，１は単なるゲートとして機能させる）及びＳＷ３，
４を通過してＲＡＭ０，〜３のアドレスとして入力され
る。

【００３５】一方、ＣＣＤ２８とＡＤＣ２０とは互いに
同期して動作し、ＣＣＤ２８の１画素毎にＡＤＣ２０で
この明暗を４ビットのデジタルデータに変換する。ま
た、ＸＣＮＴとＹＣＮＴとで構成されるカウンタも１画
素毎にインクルメントされる。ＲＡＭ２４では、上記カ
ウンタが＋１される毎にＲＡＭ０，ＲＡＭ２，ＲＡＭ３
と順次選択され、この選ばれたＲＡＭに画素データを格
納する。そして、４画素毎にＲＡＭ０，ＲＡＭ１，ＲＡ
Ｍ２，ＲＡＭ３のそれぞれのアドレスが＋１された位置
に格納し、すべての画素データを格納する。図９は、Ｒ
ＡＭ０，〜３に格納される画素の順番を示している。

【００３６】やがてイメージデータのロードが終了すれ
ば、ＳＷ１をＯＮにし、ＳＷ２をＡＢＵＳ１５ａ側に切
り換える。この後、ＲＡＭ０，〜ＲＡＭ３はＣＰＵ部１
７が直接アクセスできるメモリとして機能する。従っ
て、ＣＣＤ２８からイメージデータをＲＡＭ２２に転送
している間であっても、ＢＵＳ１５はＣＰＵ部１７が自
由に専有できることになり、ＣＰＵ部１７は通信制御等
の処理を支障なく行える。

【００３７】次に、ＲＡＭ２２にロードされたイメージ
データをＣＲＴ２９に表示する場合について説明する。
原画から読み取ったイメージデータをそのままの向きで
ＣＲＴ２９に表示するときには、ＲＡＭ０〜３にロード
された画素データを画素からなる面と考え、これをＣＲ
ＴのＶＩＤＥＯ−ＲＡＭ（ＶＲＡＭ）に、面のイメージ
で転送すればよい。

【００３８】ところで、ＣＰＵ部１７に接続されている
アドレスバスＡＢＵＳ１５ａは、ＸＣＮＴ，ＹＣＮＴで
指定されるアドレスの各ビットに対応している。したが
って、図６で示される通りにＣＰＵ部１７から出力され
るアドレスは、ＡＢＵＳ１５ａ、ＳＷ２、ＸＯＲ０及び
ＸＯＲ１、ＳＷ３及びＳＷ４を通過してＲＡＭ０〜３に
印加され、ＲＡＭ０，〜ＲＡＭ３に格納されているイメ
ージデータが読出される。このとき、上記アドレスにお
ける最下位アドレスビットＡ０，Ａ１及びＭ０，Ｍ１が
ＤＥＣに入力され、このデコード結果に基づいてデータ
スイッチＳ０〜Ｓ３を制御し、ＲＡＭ０，〜ＲＡＭ３か
ら一度に読み出す画素データの数を指定している。この
とき、ＤＥＣに入力されるＭ０，Ｍ１は前もって所定の
ＩＯレジスタ等に設定しておかれる。

【００３９】例えば、Ｍ０，Ｍ１が０，１に設定されて
おればＳ０，〜Ｓ３はそれぞれＮ０，〜Ｎ３に接続さ
れ、上記Ａ０，Ａ１の値に関係なく一回の読出しで４画
素同時に１６ビットとして読出される。また、Ｍ０，Ｍ
１が１，０に設定されておれば、２画素単位で８ビット
として読出される。そして、Ｍ０，Ｍ１が０，０に設定
されておれば、１画素毎にアドレスの最下位の２ビット
で指定されたＲＡＭから画素が読出される。ＤＥＣでＮ
０〜Ｎ３のどれにも選ばれないときは、データスイッチ
は信号「０」が印加されたＮ４に接続される。また、ア
ドレスの最下位ビットＡ０，Ａ１が０，０のとき、デー
タスイッチＳ０はＮ０を選びＲＡＮ０に格納されている
画素データが読出され、他のＳ１〜Ｓ３はＮ４に接続さ
れるので「０」となる。

【００４０】このようにしてＲＡＭ０〜ＲＡＭ３に格納
されているイメージデータを順次読み出し、これをＣＲ
ＴのＶＲＡＭに転送し、ＣＲＴ画面に表示する。

【００４１】ここで、原稿から読み取った画像を、右方
向（時計回り）に９０度回転させてＣＲＴに表示する場
合について説明する。これは、例えば小切手等の横長の
画像を、イメージスキャナで読み取らせるときには、Ｍ
ＩＣＲコードの読み取りも兼ねて縦長に挿入して読み取
らせ、これをＣＲＴに表示するときには９０度回転させ
て横長に表示するような場合である。

【００４２】このときには、ＣＣＤ２８で読み取った画
素データをＲＡＭ２２に格納する際に、画像を９０度回
転させた状態で格納する。即ち、ＳＷ２をＣＮＴ２６側
に倒し、図６に示すＳＷ３及びＳＷ４を図示している状
態から反転（右側に倒す）させる。さらに、ＸＯＲ１の
一方の入力に「１」を印加してＸＯＲ１をＮＯＴゲート
として機能させ、ここを通過した信号を反転させる。こ
の状態で、ＣＮＴ２６において書込み番地を順次指定
し、アドレス０から順に番地を指定しイメージデータを
ＲＡＭ２２に格納する。

【００４３】そして、このイメージデータを読み出す際
には、Ｍ０とＭ１を０，０に設定し、これらの設定の
後、ＣＰＵ部１７の指示に基づき、ＲＡＭ０〜ＲＡＭ３
におけるアドレス０から順番にイメージデータを読み出
す。すると、ＤＢＵＳ１５ｂの下位４ビットに１画素分
のデータが現れ、これを順次ＣＲＴ２９のＶＲＡＭに転
送すれば、右方向に９０度回転した画像がＣＲＴに表示
されることになる。

【００４４】上記手法は、格納時にはＳＷ３，ＳＷ４を
反転させてＸＣＮＴとＹＣＮＴからの入力順序を逆に
し、且つ、読出し時にはＸＯＲ０でＹＣＮＴの値を反転
させて１画素単位に読みだす手法と同等である。

【００４５】ここで、画像を右方向に９０度回転させる
アルゴリズムを図１０を用いて説明する。図１０（ａ）
は、縦長の原稿をＣＣＤ２８で走査しこの原稿からイメ
ージデータを読み取る走査順序を矢印で示しており、イ
メージメモリ（ＲＡＭ２２）にはこの順序でイメージデ
ータが格納される。図１０（ｄ）は図１０（ａ）の画像
をＲＡＭ２２に書き込む番地を指定するアドレスカウン
タの構成を示したものである。ここで、ＸＣＮＴとＹＣ
ＮＴは従属接続され、ＸＣＮＴは１画素毎に＋１され、
ＸＣＮＴがオーバーフローする毎にＹＣＮＴを＋１する
ものである。図１０（ａ）中の○印は、画像の位置の目
印であり、図１０（ｂ）から図１０（ｃ）に移るときの
画像の回転の様子がわかるようにしている。

【００４６】そして、図１０（ｄ）に示す番地カウンタ
の構成でイメージメモリに書込み処理を行い、一方、読
み出し時には図１０（ｅ）に示すように上記書き込み時
とは逆にＹＣＮＴを先にＸＣＮＴを後にして接続変換
し、さらにＹＣＮＴの１の補数をとるようにしてアドレ
スを指定すれば、図１０（ｂ）に示す順序でイメージデ
ータを読み出せることになる。これは、ＹＣＮＴが
「０」の時、ＹＣＮＴの補数は最大になり、ＹＣＮＴが
増加すればＹＣＮＴの補数は減少するためである。

【００４７】そして、図１０（ｂ）の読出順序でイメー
ジデータをＣＲＴ２９のＶＲＡＭに転送すれば、ＣＲＴ
２９の画面には図１０（ｃ）のように表示され、これは
読み取った画像を９０度右回りに回転させて表示したこ
とになる。

【００４８】また、図１１には画像（図１１（ａ））を
反時計回りつまり左方向に９０度回転させて読出す場合
の概要が示されている。これは、上記右方向に９０度回
転させる場合と同様、ＸＣＮＴとＹＣＮＴの順序を逆に
し、さらにＸＣＮＴの１の補数をとるようにすると（図
１１（ｄ），（ｅ））、図９（ｂ）に示す順序で読み出
しが行えるようになる。そして、図１１（ｂ）の読出順
序でＣＲＴのＶＲＡＭに転送すると、図１１（ｃ）の様
に左方向に９０度回転させて表示したことになる。

【００４９】さて、上記のイメージデータを９０度回転
させて読み出す手法では、１回のアクセスで１画素単位
しか読み出すことが出来ないため、ＣＲＴへの表示時間
が長くかかる欠点がある。そこで、９０度回転させる回
転方向が予め決められている場合には、イメージデータ
をメモリにロードする際に、このロードする番地を工夫
して、バイト単位或いはワード単位で複数の画素を同時
に読みだせるようにメモリに格納しておけば、非常に効
率的に読み出しが行えることになる。

【００５０】前記では、右方向に９０度回転させて読み
出す場合には、まず図１２（ａ）の操作順に画像を走査
してこの順にイメージデータをメモリに格納し、これを
図１２（ｂ）の順番で読み出すと、右方向に９０度回転
した画像が得られることを述べた。したがって、逆に図
１２（ｂ）の読み出し順にイメージデータをメモリに格
納しておけば、単にアドレス順に読み出すことでバイト
単位或いはワード単位で効率よく読み出しが行えること
になる。

【００５１】ここで、図１２（ｂ）の読み出し順〜
〜に画素データを格納し、これをまとめて１ワードで４
画素読み出す例を図１３に示す。図１３（ａ）の各枠内
の上下段に示す番地の説明を図１３（ｂ）に示してい
る。この図１３（ｂ）の上段はメモリ番地であり、左側
がＸ方向のＸ番地、右側がＹ方向のＹ番地を示してい
る。また、下段は図１２（ｂ）に示す画素の読み出し時
のＸ番地及びＹ番地を示している。図１２（ａ）に示す
の番地はＸ＝０でＹが最大（全てのビットが１）の番
地であり、これは０を反転したものに等しいので（００
_b）で表示している（以下、Ｎ_bはＮに対する１の補数
を表す）。さらにの次の画素番地は（０１_b），次の
画素番地は（０２_b）・・・・（０２）（０１）（０
０）（１０_b）（１１_b）・・・で表される。

【００５２】図１３（ａ）の枠の上段はＲＡＭの読み出
し番地を示す。これは図１２（ａ）に示す画素の走査順
番に等しい。図１３の上段と下段の関係はＸ番地とＹ番
地とを交換し、１の補数をとったものである。

【００５３】図１２（ａ）の（００）の画素は図１３
（ａ）の（０_b０）番地に格納し、次の画素（１０）は
（０_b１）番地に格納、次の画素（２０）は（０_b２）
番地に格納し、以下同様にして全ての画素を格納する。
これらの格納手段は、図６におけるＳＷ３，ＳＷ４及び
ＸＯＲ０，ＸＯＲ１で実現される。そして、画素を読み
出す場合には、図６でＭ０，Ｍ１を０，１に設定してお
けば、ＲＡＭ０，〜ＲＡＭ３が同時に読み出され、４画
素が１ワードのデータとしてＤＢＵＳ１５ｂに送られ
る。

【００５４】以上説明したように、本実施例に係るイメ
ージデータ処理装置を用いれば、通信制御等の処理を行
いながら同時にイメージデータをメモリに取り込み表示
するようなマルチタスクを行う場合であっても、イメー
ジデータの取込が他の処理に影響を与えることがない。
したがって、多量のイメージデータを取り込む際のＣＰ
Ｕ部の多重処理能力の低下を招くことがなくメモリ処理
効率が高くなるので、画像処理時のＣＰＵの負荷が軽減
され処理能力不足に陥り誤動作を招いたりすることがな
くなるといった効果がある。また、原画の画像データを
読み込みこれを９０度回転させて表示する場合に、ハー
ド手段を用いて９０度の回転を実現し、また同時に４画
素或いは２画素の複数の画素データを読み出すことがで
きるので、画面表示に要する時間が短縮できるといった
効果がある。

【００５５】

【発明の効果】以上の技術的課題を解決するために、本
発明の第１の手段は、イメージデータ処理装置に、画像
データを格納し、メモリ部２とは独立してバス５に接続
されるイメージメモリ部６と、上記イメージ読取部１で
読取った画像データをイメージメモリ部６に格納すると
きにはこのイメージメモリ部６をバス５から切り離すバ
ススイッチ部７とを設けた構成としたから、ＣＰＵ部３
がホストコンピュータとの通信制御等の処理と並行して
イメージ読取部１で読み取った画像データの格納の処理
を行う場合であっても、画像データの格納中、ＣＰＵ部
３はバス５を介して自由にメモリ部２を参照できる。こ
のため、通信制御等の処理をそのまま継続することがで
き、イメージデータの取込処理が他の処理に影響を与え
ることがないので、イメージ処理時のＣＰＵ部の負荷を
軽くすることができ、処理能力不足に陥り誤動作を招い
たりすることがなくなり、有効に並行処理が行えるとい
った効果を奏する。

【００５６】本発明の第２の手段は、読取り時の画素の
位置をＸ軸及びＹ軸からなる座標としてとらえて、Ｘ座
標に対応するＸ軸アドレス部８とＹ座標に対応するＹ軸
アドレス部９とを設け、画素データを格納するときに
は、Ｘ軸アドレス部８、Ｙ軸アドレス部９の順にアドレ
スを更新してこれらの両アドレス部で指定されるアドレ
スに書き込み、画素データを読み出すときには、Ｘ軸ア
ドレス部８又はＹ軸アドレス部９の出力端に、ここから
出力されるアドレス値の１の補数を求める反転部１１を
設け、上記と逆にＹ軸アドレス部９を先に更新して両ア
ドレス部で指定されるアドレスから読出すようにし、ハ
ード的に画像の回転の処理を行っているので、画像デー
タを回転させる場合にＣＰＵ部３の負荷が軽減できる。

【００５７】また、本発明の第３の手段は、読取り時の
画素の位置をＸ軸及びＹ軸からなる座標としてとらえ
て、Ｘ座標に対応するＸ軸アドレス部８とＹ座標に対応
するＹ軸アドレス部９とを設け、画素データを格納する
ときにはＸ軸アドレス部８又はＹ軸アドレス部９の出力
端に、ここから出力されるアドレス値の１の補数をとる
反転部１１を設け、Ｙ軸アドレス部９、Ｘ軸アドレス部
９の順にアドレスを更新して画素を書き込み、画素デー
タを読み出すときには、複数画素データをバス５に出力
するアドレスデコード部１３を設けて、下位アドレスか
ら順番に画素データを読出すようにしたから、画像を回
転させ表示等を行う処理が高速に行えるので効果的であ
る。

【図面の簡単な説明】

【図１】本発明の第１の手段に係る原理構成図である。

【図２】本発明の第２の手段に係る原理構成図である。

【図３】本発明の第３の手段に係る原理構成図である。

【図４】本発明の実施例に係るイメージデータ処理装置
の基本ブロック図である。

【図５】本発明の実施例に係るイメージメモリ部の概略
を示すブロック図である。

【図６】本発明の実施例に係るイメージメモリ部の詳細
なブロック図である。

【図７】図６に示すＤＣＴＬの動作を示す論理図であ
る。

【図８】図６に示すＳＷ３及びＳＷ４の接続の一例であ
る。

【図９】図６に示すＲＡＭ０，〜ＲＡＭ３に格納される
画素の順番を示す図である。

【図１０】実施例に係り画像を右方向に９０度回転させ
る場合の説明図である。

【図１１】実施例に係り画像を左方向に９０度回転させ
る場合の説明図である。

【図１２】実施例に係り画像の操作順番を示す図であ
る。

【図１３】実施例に係り画像を右方向に９０度回転させ
る場合の画素座標を示す図である。

【図１４】従来例に係るイメージデータ処理装置の基本
ブロック図である。

【図１５】従来例に係るイメージデータ処理装置のメモ
リサイクルを示す図である。

【符号の説明】

１イメージ読取部２メモリ部３ＣＰＵ部５バス６イメージメモリ部７バススイッチ部８Ｘ軸アドレス部９Ｙ軸アドレス部１１反転部１３アドレスデコード部

Claims

【特許請求の範囲】

【請求項１】原画を走査して画像を１画素単位に読み
取り画像データを作成するイメージ読取部（１）と、ホストコンピュータとの通信制御等の処理と並行して、
上記イメージ読取部（１）で読み取った画像データの格
納等の処理を行うＣＰＵ部（３）と、データ及び制御プログラム等が格納されるメモリ部
（２）と、このＣＰＵ部（３）と上記メモリ部（２）との間のデー
タ転送を行うバス（５）とを有するイメージデータ処理
装置において、上記画像データを格納し、上記メモリ部（２）とは独立
してバス（５）に接続されるイメージメモリ部（６）
と、上記イメージ読取部（１）で読取った画像データをイメ
ージメモリ部（６）に格納するときにはこのイメージメ
モリ部（６）をバス（５）から切り離すバススイッチ部
（７）とを設けたことを特徴とするイメージデータ処理
装置。
【請求項２】読取り時の画素の位置をＸ軸及びＹ軸か
らなる座標としてとらえ、上記イメージメモリ部（６）
に格納する画素データのアドレスをこの座標に対応さ
せ、Ｘ座標に対応するＸ軸アドレス部（８）とＹ座標に
対応するＹ軸アドレス部（９）とを設けて、この両アド
レス部で画素データの格納アドレスを指定し、イメージメモリ部（６）に画素データを格納するときに
は、Ｘ軸アドレス部（８）、Ｙ軸アドレス部（９）の順
にアドレスを更新してこれらの両アドレス部で指定され
るアドレスに書き込み、画素データを読み出すときには、Ｘ軸アドレス部（８）
又はＹ軸アドレス部（９）の出力端に、ここから出力さ
れるアドレス値の１の補数を求める反転部（１１）を設
け、上記と逆にＹ軸アドレス部（９）を先に更新してこ
れらの両アドレス部で指定されるアドレスから読出すよ
うにした請求項１記載のイメージデータ処理装置。
【請求項３】画素を原画のＸ軸及びＹ軸からなる座標
としてとらえ、上記イメージメモリ部（６）に格納する
画素データのアドレスをこの座標に対応させ、Ｘ座標に
対応するアドレスを指定するＸ軸アドレス部（８）と、
上記Ｙ座標に対応するアドレスを指定するＹ軸アドレス
部（９）とを設けると共に、イメージメモリ部（６）の
アドレス値の下位ビットをＸ軸アドレス部（８）、又上
位ビットをＹ軸アドレス部（９）にもたせ、この両アド
レス部で画素データの格納アドレスを指定し、イメージメモリ部（６）に画素データを格納するときに
は、Ｘ軸アドレス部（８）又はＹ軸アドレス部（９）の
出力端に、ここから出力されるアドレス値の１の補数を
求める反転部（１１）を設け、Ｙ軸アドレス部（９）、
Ｘ軸アドレス部（８）の順にアドレスを更新してこれら
の両アドレス部で指定されるアドレスに書き込み、画素データを読み出すときには、順に更新されるアドレ
ス指定で、連続する複数のアドレスに格納されている画
素データを同時にバス（５）に出力するアドレスデコー
ド部（１３）を設けて、下位アドレスから順番に画素デ
ータを読出す請求項１記載のイメージデータ処理装置。