JPH0135543B2 - - Google Patents
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- Publication number
- JPH0135543B2 JPH0135543B2 JP19322683A JP19322683A JPH0135543B2 JP H0135543 B2 JPH0135543 B2 JP H0135543B2 JP 19322683 A JP19322683 A JP 19322683A JP 19322683 A JP19322683 A JP 19322683A JP H0135543 B2 JPH0135543 B2 JP H0135543B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- address counter
- code
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Image Processing (AREA)
Description
〔発明の属する分野〕
本発明は。２値画像の符号化を行なう画像処理
装置の改良に関するものである。 〔従来技術〕 従来、２値画像の符号化をソフトウエアで行な
う場合には符号化に時間を要するため、リアルタ
イムで行なうことは難しかつた。 〔発明の目的〕 本発明は上記の問題を解決するために行われた
もので、２値画像の符号化をリアルタイムで行な
う画像処理装置の実現を目的としている。 〔発明の概要〕 前記の目的を達成するために、本発明の要旨と
するところは、２値画像信号において走査方向に
隣り合う２画素の信号値の組み合わせが、“01”、
“10”、“11”のときそれぞれ信号値が１となるＹ
１，Ｙ２，Ｙ３出力を発生するデコーダと、前記
Ｙ１出力により１をプリセツトされ前記Ｙ３出力
によりカウントアツプされるレングスカウンタ
と、前記Ｙ１出力によりカウントアツプされるコ
ードアドレスカウンタと、走査している画素のｘ
およびｙ座標を発生するＸおよびＹアドレスカウ
ンタと、前記コードアドレスカウンタの出力によ
りアドレス指定されて、前記Ｙ１出力により前記
アドレスカウンタの出力を書き込まれ、前記Ｙ２
出力により前記レングスカウンタの出力が書き込
まれるコードメモリとを備えたことを特徴とする
画像処理装置に存する。 〔発明の実施例〕 以下図面を用いて本発明を詳しく説明する。 第１図は本発明の一実施例を示す回路構成図で
ある。１は２値画像信号と画像走査用クロツクと
を入力し走査方向に隣り合う２画素の信号値を内
容とする２ビツトのシフトレジスタ、２はこのシ
フトレジスタ１のＱ１およびＱ２端子から出力さ
れる２値信号をそれぞれＡ，Ｂ入力端子に入力
し、Ａ，Ｂ入力の組合わせが“01”、“10”、“11”
のときそれぞれ信号値が１となるＹ１，Ｙ２，Ｙ
３出力を発生するデコーダ、３はこのデコーダ２
からのＹ１出力で１をプリセツトされＹ３出力で
カウントアツプ（数え上げる）されるレングス
（長さ）カウンタ、４は前記Ｙ１出力によりカウ
ントアツプされるコードアドレスカウンタ、５，
６はそれぞれ走査している画素のｘおよびｙ座標
を発生するＸおよびＹアドレスカウンタである。
７はコードメモリで、このうち７１は前記Ｙ１出
力により前記Ｙアドレスカウンタ５の内容を書き
込まれるＹ開始アドレス部、７２は同じく前記Ｙ
１出力により前記Ｘアドレスカウンタ６は内容を
書き込まれるＸ開始アドレス部、７３は前記デコ
ーダ２からのＹ２出力により前記レングスカウン
タ３の内容が書き込まれるレングス部である。８
は前記Ｙ２出力により前記コードアドレスカウン
タ４の内容をラツチするコードアドレスラツチ、
９は前記コードメモリ７および前記コードアドレ
スラツチ８の内容をプロセサ（図には表示せず）
などへ伝送するデータバスである。 このような構成の画像処理装置の動作について
次に説明する。第２図は上記の画像処理装置にお
いて処理される２値画像の一例を示した説明図で
ある。２値画像の右上には各画素のｘ座標を、左
横には画素のｙ座標を示してある。１ライン目
（すなわち第２図でｙ座標が０）の画素について
の２値画像信号がシフトレジスタ１のＤ入力に加
えられる場合の動作を第１表に示す。すなわち走
査クロツクに
装置の改良に関するものである。 〔従来技術〕 従来、２値画像の符号化をソフトウエアで行な
う場合には符号化に時間を要するため、リアルタ
イムで行なうことは難しかつた。 〔発明の目的〕 本発明は上記の問題を解決するために行われた
もので、２値画像の符号化をリアルタイムで行な
う画像処理装置の実現を目的としている。 〔発明の概要〕 前記の目的を達成するために、本発明の要旨と
するところは、２値画像信号において走査方向に
隣り合う２画素の信号値の組み合わせが、“01”、
“10”、“11”のときそれぞれ信号値が１となるＹ
１，Ｙ２，Ｙ３出力を発生するデコーダと、前記
Ｙ１出力により１をプリセツトされ前記Ｙ３出力
によりカウントアツプされるレングスカウンタ
と、前記Ｙ１出力によりカウントアツプされるコ
ードアドレスカウンタと、走査している画素のｘ
およびｙ座標を発生するＸおよびＹアドレスカウ
ンタと、前記コードアドレスカウンタの出力によ
りアドレス指定されて、前記Ｙ１出力により前記
アドレスカウンタの出力を書き込まれ、前記Ｙ２
出力により前記レングスカウンタの出力が書き込
まれるコードメモリとを備えたことを特徴とする
画像処理装置に存する。 〔発明の実施例〕 以下図面を用いて本発明を詳しく説明する。 第１図は本発明の一実施例を示す回路構成図で
ある。１は２値画像信号と画像走査用クロツクと
を入力し走査方向に隣り合う２画素の信号値を内
容とする２ビツトのシフトレジスタ、２はこのシ
フトレジスタ１のＱ１およびＱ２端子から出力さ
れる２値信号をそれぞれＡ，Ｂ入力端子に入力
し、Ａ，Ｂ入力の組合わせが“01”、“10”、“11”
のときそれぞれ信号値が１となるＹ１，Ｙ２，Ｙ
３出力を発生するデコーダ、３はこのデコーダ２
からのＹ１出力で１をプリセツトされＹ３出力で
カウントアツプ（数え上げる）されるレングス
（長さ）カウンタ、４は前記Ｙ１出力によりカウ
ントアツプされるコードアドレスカウンタ、５，
６はそれぞれ走査している画素のｘおよびｙ座標
を発生するＸおよびＹアドレスカウンタである。
７はコードメモリで、このうち７１は前記Ｙ１出
力により前記Ｙアドレスカウンタ５の内容を書き
込まれるＹ開始アドレス部、７２は同じく前記Ｙ
１出力により前記Ｘアドレスカウンタ６は内容を
書き込まれるＸ開始アドレス部、７３は前記デコ
ーダ２からのＹ２出力により前記レングスカウン
タ３の内容が書き込まれるレングス部である。８
は前記Ｙ２出力により前記コードアドレスカウン
タ４の内容をラツチするコードアドレスラツチ、
９は前記コードメモリ７および前記コードアドレ
スラツチ８の内容をプロセサ（図には表示せず）
などへ伝送するデータバスである。 このような構成の画像処理装置の動作について
次に説明する。第２図は上記の画像処理装置にお
いて処理される２値画像の一例を示した説明図で
ある。２値画像の右上には各画素のｘ座標を、左
横には画素のｙ座標を示してある。１ライン目
（すなわち第２図でｙ座標が０）の画素について
の２値画像信号がシフトレジスタ１のＤ入力に加
えられる場合の動作を第１表に示す。すなわち走
査クロツクに
【表】
【表】
したがつてシフトレジスタ１のＱ１，Ｑ２出力に
は、“00”、“00”、“01”、“11”……が表われる。
これらの出力はデコーダ２のＡ，Ｂ入力となり、
対応した出力Ｙ１，Ｙ２，Ｙ３を発生させる。
Ａ，Ｂ入力（の組み合わせ）が“00”のときデコ
ーダ２は何も出力を発生しない。物体を“１”、
背景を“０”とするとＡ，Ｂ入力が“01”のとき
は物体の開始点を示すのでＹ１出力が１となり、
コードアドレスカウンタ４を１つ進め、Ｘ，Ｙア
ドレスカウンタ５，６の内容をコードアドレスカ
ウンタ４の出力によつてアドレス指定してコード
メモリ７のＹ開始アドレセ部７１、Ｘ開始アドレ
ス部７２にそれぞれ書き込むとともにレングスカ
ウンタ３を１にプリセツトする。Ａ，Ｂ入力が
“11”のときは物体の内部であることを示すので、
Ｙ３出力が１となり、レングスカウンタ３の内容
を１つ進める。Ａ，Ｂ入力が“10”のときは物体
の終了点を示しているので、Ｙ２出力が１となり
レングスカウンタ３の出力をコードメモリ７にお
けるレングス部７３の、コードアドレスカウンタ
４の出力によつて指定されるアドレスに書き込ま
れる。このような処理を繰り返すことにより、２
値画像は“１”の連なり（ラン）の開始アドレス
とその長さにより符号化される。第２図の２値画
像例を処理したときのコードメモリ７の内容を第
２表に示す。１画面の処理が終わるとコ
は、“00”、“00”、“01”、“11”……が表われる。
これらの出力はデコーダ２のＡ，Ｂ入力となり、
対応した出力Ｙ１，Ｙ２，Ｙ３を発生させる。
Ａ，Ｂ入力（の組み合わせ）が“00”のときデコ
ーダ２は何も出力を発生しない。物体を“１”、
背景を“０”とするとＡ，Ｂ入力が“01”のとき
は物体の開始点を示すのでＹ１出力が１となり、
コードアドレスカウンタ４を１つ進め、Ｘ，Ｙア
ドレスカウンタ５，６の内容をコードアドレスカ
ウンタ４の出力によつてアドレス指定してコード
メモリ７のＹ開始アドレセ部７１、Ｘ開始アドレ
ス部７２にそれぞれ書き込むとともにレングスカ
ウンタ３を１にプリセツトする。Ａ，Ｂ入力が
“11”のときは物体の内部であることを示すので、
Ｙ３出力が１となり、レングスカウンタ３の内容
を１つ進める。Ａ，Ｂ入力が“10”のときは物体
の終了点を示しているので、Ｙ２出力が１となり
レングスカウンタ３の出力をコードメモリ７にお
けるレングス部７３の、コードアドレスカウンタ
４の出力によつて指定されるアドレスに書き込ま
れる。このような処理を繰り返すことにより、２
値画像は“１”の連なり（ラン）の開始アドレス
とその長さにより符号化される。第２図の２値画
像例を処理したときのコードメモリ７の内容を第
２表に示す。１画面の処理が終わるとコ
【表】
Claims (1)
- １ ２値画像信号において走査方向に隣り合う２
画素の信号値の組み合わせが“01”，“10”，“11”
のときそれぞれに対応する信号値が１となるＹ
１，Ｙ２，Ｙ３出力を発生するデコーダと、前記
Ｙ１出力により１をプリセツトされ前記Ｙ３出力
によりカウントアツプされるレングスカウンタ
と、前記Ｙ１出力によりカウントアツプされるコ
ードアドレスカウンタと、走査している画素のｘ
およびｙ座標を発生するＸおよびＹアドレスカウ
ンタと、前記コードアドレスカウンタの出力によ
りアドレス指定されて、前記Ｙ１出力により前記
ＸおよびＹアドレスカウンタの出力を書き込ま
れ、前記Ｙ２出力により前記レングスカウンタの
出力が書き込まれるコードメモリとを備えたこと
を特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19322683A JPS6084073A (ja) | 1983-10-14 | 1983-10-14 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19322683A JPS6084073A (ja) | 1983-10-14 | 1983-10-14 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084073A JPS6084073A (ja) | 1985-05-13 |
| JPH0135543B2 true JPH0135543B2 (ja) | 1989-07-26 |
Family
ID=16304412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19322683A Granted JPS6084073A (ja) | 1983-10-14 | 1983-10-14 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084073A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198509A (ja) * | 2007-02-14 | 2008-08-28 | Toyokuni Electric Cable Co Ltd | 低圧ケーブルの接続具 |
-
1983
- 1983-10-14 JP JP19322683A patent/JPS6084073A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6084073A (ja) | 1985-05-13 |
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