JPH0136250B2 - - Google Patents

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JPH0136250B2
JPH0136250B2 JP57015454A JP1545482A JPH0136250B2 JP H0136250 B2 JPH0136250 B2 JP H0136250B2 JP 57015454 A JP57015454 A JP 57015454A JP 1545482 A JP1545482 A JP 1545482A JP H0136250 B2 JPH0136250 B2 JP H0136250B2
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mask
etching
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Kurausu Furiidoritsuhi
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Siemens Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

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  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は基板上の極微細構造および極微細構造
をもつマスクの製造方法に関する。
半導体板上の微細構造（パターン）はフオトリ
ソグラフイ法によりしばしば引きはがし技術によ
つて製造される。これは一般に用いられる他のエ
ツチング法がエツチングの回り込みの現われるた
め微細構造の製造に普通適していないことによる
ものである。しかしながら1μm以下のデイメンシ
ヨンをもつ微細構造の製造の際はフオトリソグラ
フイ法において使用された紫外線の屈折が妨害と
なる。Ｘ線光または電子線のような比較的短い波
長の光に移行することによつて技術のこの限界は
克服されるが、この技術は極めて高価で費用がか
かり、このためこの技術は半導体構成素子の量産
のためには一般に使用されない。
従つて本発明の目的は、接触パターンまたは基
板上のマスクが0.1μmないし1μmの極小構造デイ
メンシヨンで技術的に簡単かつ低廉に析出され、
同時に作成された接触構造の電気抵抗ができるだ
け僅少であり、即ち金属断面ができるだけ大きい
ようにする方法を得ることである。
この目的は本発明によれば、基板上で少くとも
１つのパターンに形成されたマスクが析出されか
つ少くとも１つの材料析出が行なわれ、この材料
析出においては、パターンに形成されたマスク上
ないしマスク中で材料が一定の角度で析出される
ことによつて、達成される。
例えば感光塗料マスクにおける場合のような比
較的厚い、パターンに形成されたマスクを、マス
クより形成された間隙が1μmの大きさの程度のデ
イメンシヨンをもつような微細度で析出し、また
続いて材料析出を一定の角度でこのマスク上で行
なうときは、材料析出がマスク凹み内で行なわ
れ、この材料析出は感光塗料縁端部から凹みの一
部のみを覆うが、陰影形成のため凹みの一部はそ
れぞれ他の感光塗料縁端部に向つて材料で覆われ
ないでいる。感光塗料間隙において作られたこの
第２のマスクは続いて接触を作るためのマスクと
して用いられることができるか、そうでなければ
この第２のマスクによつて第３のマスクが第２の
マスクと同じ仕方で析出されることができる。こ
の方法は複数回繰返されることができる。従つて
感光塗料マスクの間隙において析出されたマスク
によつて、1μmより確実に小さいマスク間隙が作
られる。特にこれによつて0.1μmないし1μmの幅
をもつマスク間隙並びに接触パターンが作られ
る。接触材料による続いての蒸着により十分高い
パターンが得られ、従つて生じてくる導電路抵抗
はできるだけ僅少である。
このようなパターンを作るためのＸ線技術ない
し電子線技術が必要とする費用に比べて、本発明
による方法の費用は極めて僅少である。
基板は１つまたはそれ以上の層を備えることの
できる半導体基板であり、また材料析出のためマ
スク製造に適した材料および接触材料またはこの
いずれかが使用されるのが効果的である。半導体
技術においては特に半導体基板に接触層が備えら
れる。接触パターンを設ける前に半導体基板と１
つまたはそれ以上の層を重ね合わせることはしば
しば製造方法に対して効果的である。しかしなが
ら本発明による方法は半導体基板の使用に限定さ
れるものではない。
本発明によれば更に次のようにすることも効果
的である。
(イ) 半導体基板表面上で例えばSi3N4およびSiO2
およびSiOおよびAl2O3の単体または組合わせ
より成る絶縁体層が析出されること (ロ) その上に公知の仕方で感光塗料層が析出され
かつ写真技術によつてパターンが形成されるこ
と (ハ) 感光塗料マスク中またはマスク上に一定の適
当な角度で例えばチタン（Ti）より成る耐エ
ツチング性の材料が析出され、その後方向性の
析出のための陰影作用により耐エツチング性の
材料で被覆されない絶縁体層の部分が例えばプ
ラズマエツチングによつてエツチングされるこ
と (ニ) 続いて絶縁体材料をエツチングにより除去さ
れた半導体表面上へ接触材料が例えば蒸着によ
り析出されること (ホ) 続いて例えば引きはがし技術によつて感光塗
料層並びにこの上にある接触材料層が除去され
ること。
この本発明による方法によつて特に砒化ガリウ
ム（GaAs）より成る半導体板は、例えば電界効
果トランジスタのゲートとして使用されることの
できる0.1μmないし1μmの幅の線型金属接触を備
えることができる。金属接触片の電気抵抗は断面
積が大きいため極めて僅少である。
本発明によれば、また次のようにするのも効果
的である。
(イ) 半導体表面上に例えば第１のチタン層および
銅のようなエツチング可能な材料より成る層か
ら形成される層または塗料のような灰化可能な
材料から形成される層が附着されること (ロ) その上に例えば第２のチタン層より成る層が
析出されること (ハ) その上に感光塗料マスクが公知の仕方で析出
されること (ニ) その後感光塗料マスクで覆われない部分にお
いて第２のチタン層が例えばエツチングにより
除去されること (ホ) その後第３のチタン層が一定の角度で感光塗
料マスク中およびマスク上で析出され、その後
第３のチタン層の下方にある層の露出した部分
が除去され、その際銅層の場合にはスパツタエ
ツチングが可能であり、塗料層の場合には灰化
が行なわれることができること (ヘ) その後接触材料が露出した半導体表面ないし
第１のチタン層の表面に例えば蒸着により析出
され、続いて例えば引きはがし技術によつて感
光塗料層並びにその上にある接触材料層が除去
されること (ト) その後第２のチタン層がチタンエツチングに
より除去されること (チ) その後半導体物体上に塗料層が設けられた際
はこれが溶解ないし灰化されるが、または半導
体表面上に第１のチタン層および銅層が使用さ
れた際は先ず銅層が例えばスパツタリングによ
つて除去され、続いて第１のチタン層が例えば
チタンエツチングにより除去されること。
本発明による方法のこの構成によつても特に砒
化ガリウム（GaAs）半導体基板上に0.1μmない
し1μmの幅の極めて微細な線型の金属接触が作ら
れる。
他の半導体基板に対しても本発明による方法は
使用可能である。
本発明による方法によつて効果的に0.1μmない
し1μmの幅をもつ線型接触が製造可能である。特
にこれによりゲート長の小さい低雑音の砒化ガリ
ウム（GaAs）電界効果トランジスタが製作され
る。
次に本発明を図面および実施例によつて詳細に
説明する。
こゝに第１図ないし第３図は本発明方法による
第１の実施例、また第４図ないし第８図は本発明
方法による第２の実施例を示す。
第１図は基板１を示し、これは片面に半導体層
２を備えている。半導体層は表面２０に強くドー
ピングされた層２２をもち、これによつてその上
に備えられた接触部の良好な接触が保証される。
半導体層２上には例えばSi3N4およびSiO2および
SiOおよびAl2O3の単体または組合わせより成る
絶縁体層３が析出されている。絶縁体層３上には
感光塗料マスク４が析出されている。感光塗料マ
スク４の間隙５にはαの角度で耐エツチング性の
材料、例えばチタンが析出され、従つて間隙５内
に層６が形成される。方向性の蒸着を適用するた
め、層６は間隙５における絶縁体層３全体を覆わ
ないで、感光塗料マスク４と層６との間の陰影範
囲に間隙７を作る。層６の他に耐エツチング性の
材料の析出の際層８が感光塗料マスク４上に形成
される。
次の第２図ないし第８図においては第１図と同
じ符号で示し、再度の説明は省略する。
第２図は第１図と同じデバイスを示し、間隙７
内ではその下にある絶縁体層３はエツチングによ
り除去されている。このエツチングの際半導体層
２の部分も除去されており、このため半導体層２
においては間隙７内に窪み９が形成された。
第３図は第２図によるデバイスを示し、接触１
０は第２図によるデバイスの面全体の蒸着によつ
て窪み９において、また場合によつては層６上に
も生じた。上に層８を備えた第２図による感光塗
料マスク４は除去されたが、これは例えば引きは
がし技術によつて接触１０の析出後行なわれるこ
とができる。
第４図にあつては第１図と異なつて半導体層２
上へ第１のチタン層１１、またこの上に再び銅層
１２、またその上に再び第２のチタン層１３が設
けられている。第２のチタン層１３上には、間隙
５をもつ感光塗料マスク４がある。
第５図が第４図と異なるのは、感光塗料マスク
４の間隙５における第２のチタン層１３の部分が
例えばエツチングによつて除去され、かつ方向性
のチタン析出が板の垂直線に対してαの角度で行
われ、従つて感光塗料マスク４の間隙５内に第３
のチタン層１６が形成され、また感光塗料マスク
４上に第３のチタン層１８が形成される点であ
る。第３のチタン析出の方向は矢印１９によつて
示す。方向性の析出の陰影範囲には間隙７が生ず
る。
第６図においては第５図に対して間隙７の下方
にある銅層１２および第１のチタン層１１の部分
は例えばエツチングにより除去されており、従つ
て間隙７は下方で半導体層２に達している。エツ
チングは所望の場合には、第２図において述べら
れたように半導体層２の部分も共に除去され、こ
れにより窪んだ接触が作られることができるよう
に、行なわれることができる。
第７図においては半導体層２上で間隙７内に接
触２１が例えば蒸着によつて析出される。この析
出の際同時に感光塗料マスク４の上方ないし第３
のチタン層１６ないし１８上に接触層２３が形成
される。
第８図においては半導体層２の上方のすべての
層は接触２１以外除去されている。その際感光塗
料マスク４上の第３のチタン層１８および接触層
２３は例えば感光塗料マスク４の膨潤および引き
はがし（引きはがし技術）によつて除去されるこ
とができる。続いて第２のチタン層１３並びに第
３のチタン層１６が感光塗料マスク４の間隙から
エツチングによつて除去されることができる。同
様に銅層１２および第１のチタン層１１が例えば
別のエツチング法によつて除去されることができ
る。
接触２１においてチタン層が望ましいか、ある
いは少くとも妨害とならない場合には、第６図に
おける間隙７内の第１のチタン層１１は残される
ことができ、またその上で接触２１の析出が行な
われることができる。
第４図ないし第８図に述べられた本発明による
方法の実施例は、第１のチタン層１１および銅層
１２に代つて塗料層が析出されるようにも、変化
されることができる。塗料層の使用の際はエツチ
ングに代つて灰化も行なわれることができる。
接触１０および２１は例えばチタン・プラチ
ナ・金接触、モリブデン・金接触、タングステ
ン・金接触またはチタン・クングステン・モリブ
デン・金接触として構成されることができる。
第１図ないし第３図に示した方法により砒化ガ
リウム電界効果トランジスタの製造のため、半絶
縁性砒化ガリウム基板は強くドーピングされた接
触層およびその下に置かれたこれより弱くドーピ
ングされ、エピタキシーまたはイオン注入によつ
て作成された活性層を備える。導電性の層の画成
は感光塗料マスクおよびメサ型エツチングによつ
て行なわれることができる。インプランテーシヨ
ンの場合には絶縁性を持続すべき半絶縁性基板の
表面の部分もあらかじめ感光塗料で被覆されるこ
とができる。インプランテーシヨンされた層の回
復のためには例えば200mmのSi3N4の層がスパツ
タリングにより附着される。エピタキシーの場合
にも同様な絶縁性の層が附着される。写真技術に
よりソースおよびドレインの設けられる個所にお
いて先ずSi3N4層が例えばCF4プラズマ中でのエ
ツチングにより除去され、続いてオーミツク接触
が附着されかつ合金結合される。第１図に示した
ようにゲート条片並びに所属の導電路とし約1μm
の間隙５を残して置く続いての写真技術において
は方向性のチタン蒸着が行なわれる。板の垂直線
に対する方向性のチタン蒸着の入射角αは特に
10゜ないし20゜になる。蒸着は約10nmの層厚で行な
われる。この方向性の蒸着によつて感光塗料縁部
の陰影範囲においてある感光塗料縁部と蒸着され
たチタン層間に第１図に示されたような間隙７が
約0.3μmの幅で形成される。間隙７においては
Si3N4層は蒸着されたチタン層で被覆されておら
ず、このため例えばCF4プラズマによりエツチン
グで除去されることができる。続いて間隙７にお
いては強くドーピングされた接触層２２が同時に
エツチングで除去されることができ、従つて第２
図および第３図に示された窪み９が生ずる。続い
ての接触析出の際、接触析出に続いて感光塗料層
およびその上にある接触層が引きはがし技術によ
つて除去されると、第３図に示した接触１０が形
成される。このようにして作られた接触１０は、
これにより作られた0.1μmないし1μmのゲート長
の電界効果トランジスタに対するゲートを形成す
る。
これによつて製造された電界効果トランジスタ
は、即ち0.1μmないし1μmの幅の極めて細長いゲ
ート条片をもつという利点と、同時に窪んだゲー
トをもつという利点をもつている。
ゲートの下方の強くドーピングされた層２２を
エツチングで除去することによつて効果的な仕方
でゲートにおいて加えられた電界の十分大きい浸
透の深さが得られ、一方ソースおよびドレイン接
触下方の良好な接触形成およびソース、ゲート並
びにドレイン間の僅少な層抵抗は持続する。
第２図のチタン層６が接触１０の作成の際好ま
しくないときは、これも接触析出前に除去される
ことができる。
絶縁体層３としては上記の外にSiO、SiO2また
はAl2O3のような他のものも使用される。
方向性の蒸着の際必ずしもチタンが使用される
とは限らない。むしろ他の耐エツチング性の材料
も使用される。
ゲート接触１０の作成のためには例えばアルミ
ニウムおよびチタンおよびプラチナおよび金およ
びタングステンが単体または組合わせて使用され
る。
上記の方法によつて効果的に低雑音の砒化ガリ
ウム電界効果トランジスタが作られる。
上記の方法は砒化ガリウム電界効果トランジス
タの製造に必ずしも限定されるものではない。適
当な仕方で細長いスリツトが、0.1μmないし1μm
の幅および数μmの高さの任意のパターンを作る
ため、蒸着マスクとして用いられる層中に作られ
ることができる。
第４図ないし第８図においては半導体基板上に
極めて微細ではあるが、他方高い接触を作るため
の別の実施例が示されている。このため第４図に
よるデバイスは例えばチタンのような耐エツチン
グ性の材料によつて方向性の蒸着を受け、その際
蒸着方向は特に板の垂直線とα＝10゜ないし20゜の
角を形成する。これによつて第５図に示したよう
に感光塗料マスクの間隙５に第３のチタン層１６
が生じ、これは方向性の蒸着のため再び間隙７を
もつている。間隙７の下方に置かれた銅層１２の
部分は例えばスパツタエツチングによつて除去さ
れ、従つて第６図に示したようなデバイスが得ら
れる。第１のチタン層１１および銅層１２の代り
に塗料層が使用されるときは、間隙７の下方の塗
料層の部分は灰化によつて除去されることができ
る。
半導体層２のこのように露出した表面上に次い
で公知の仕方で接触を設けることができ、これは
間隙７が微細のため0.1μmないし1μmの幅をもつ
ている（第７図参照）。半導体表面に附着された
その他の層の除去後、例えば引きはがし技術によ
る感光塗料マスク４およびこの上に附着された金
属層の除去、例えば弗酸および硝酸の強度に希釈
された混合液による第２のチタン層１３および第
３のチタン層１６の除去、スパツタエツチングに
よる銅層１２の除去および上記のチタンエツチン
グによる残りのチタン層１１の除去ないしは銅層
および第１のチタン層に代つて付着されることの
できる塗料層の灰化による除去の後、最後に微細
な適当な接触２１が半導体層上に所望のように残
り、一方すべての他の層は除去されている。第１
図ないし第３図による実施例におけるように、第
４図ないし第８図による実施例においても接触２
１は、半導体層２へ接触析出前に窪みがエツチン
グにより刻込まれるときは、窪んだ接触として半
導体層２上に設けられることができる。
本発明による方法は電界効果トランジスタの製
造のみに限定されるものではなく、ガン効果ロジ
ツク回路の製造の際にも、または一般的に0.1μm
ないし1μm間の極めて微細なパターンをもつ配線
においても使用することができる。
【図面の簡単な説明】
第１図ないし第３図および第４図ないし第８図
はそれぞれ本発明による方法の２つの実施例の各
工程における断面図を示す。 １…基板、２…半導体層、３…絶縁体層、４…
感光塗料マスク、５，７…間隙、６，８…被覆
層、９…窪み、１０，２１…接触、１１…第１チ
タン層、１２…銅層、１３…第２チタン層、１
６，１８…第３チタン層、２２…ドーピング層、
２３…接触層。

Claims (1)

  1. 【特許請求の範囲】 １ 基板上で少くとも１つのパターンに形成され
    たマスクが析出されかつ少くとも１つの材料析出
    が行なわれ、この材料析出においては、パターン
    に形成されたマスク上ないしマスク中で材料が一
    定の角度で析出されることを特徴とする極微細構
    造の製造方法。 ２ 基板は１つまたはそれ以上の層を備えること
    のできる半導体基板であることを特徴とする特許
    請求の範囲第１項記載の方法。 ３ 材料析出のため、マスク製造に適した材料お
    よび接触材料またはこのいずれかが使用されるこ
    とを特徴とする特許請求の範囲第１項または第２
    項記載の方法。 ４ 半導体基板表面上で例えばSi3N4およびSiO2
    およびSiOおよびAl2O3の単体または組合わせよ
    り成る絶縁体層が析出され、その上に感光塗料層
    が析出されかつ写真技術によつてパターンが形成
    され、感光塗料マスク中またはマスク上に一定の
    角度で耐エツチング性の材料が析出され、その後
    方向性の析出のための陰影作用により耐エツチン
    グ性の材料で被覆されていない絶縁体層の部分が
    エツチングされ、続いて絶縁体材料をエツチング
    により除去された半導体表面上へ接触材料が析出
    され、続いて感光塗料層並びにこの上にある接触
    材料層が除去されることを特徴とする特許請求の
    範囲第１項ないし第３項のいずれかに記載の方
    法。 ５ 半導体表面上に例えば第１のチタン層および
    銅のようなエツチング可能な材料より成る層から
    形成される層または塗料のような灰化可能な材料
    から形成される層が設けられ、その上に例えば第
    ２のチタン層より成る層が析出され、その上に感
    光塗料マスクが析出され、その後感光塗料マスク
    で覆われない部分において第２のチタン層が例え
    ばエツチングにより除去され、その後第３のチタ
    ン層が一定の角度で感光塗料マスク中およびマス
    ク上で析出され、その後第３のチタン層の下方に
    ある層の露出した部分が除去され、その際銅層の
    場合にはスパツタエツチングが可能であり、塗料
    層の場合には灰化が行なわれることができ、その
    後接触材料が露出した半導体表面ないし第１のチ
    タン層の表面に例えば蒸着により析出され、続い
    て例えば引きはがし技術によつて感光塗料層並び
    にその上にある接触材料層が除去され、その後第
    ２のチタン層がチタンエツチングにより除去さ
    れ、その後半導体物体上に塗料層が設けられた際
    はこれが溶解ないし灰化されるか、または半導体
    表面上に第１のチタン層および銅層が使用された
    際は先ず銅層が例えばスパツタリングによつて除
    去され、続いて第１のチタン層が例えばチタンエ
    ツチングにより除去されることを特徴とする特許
    請求の範囲第１項ないし第３項のいずれかに記載
    の方法。
JP57015454A 1981-02-03 1982-02-02 Method of producing extrefine structure Granted JPS57147240A (en)

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Application Number Priority Date Filing Date Title
DE19813103615 DE3103615A1 (de) 1981-02-03 1981-02-03 Verfahren zur erzeugung von extremen feinstrukturen

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JPS57147240A JPS57147240A (en) 1982-09-11
JPH0136250B2 true JPH0136250B2 (ja) 1989-07-31

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ID=6123940

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US (1) US4529686A (ja)
EP (1) EP0057254B1 (ja)
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