JPH0136254B2 - - Google Patents

Info

Publication number
JPH0136254B2
JPH0136254B2 JP13701181A JP13701181A JPH0136254B2 JP H0136254 B2 JPH0136254 B2 JP H0136254B2 JP 13701181 A JP13701181 A JP 13701181A JP 13701181 A JP13701181 A JP 13701181A JP H0136254 B2 JPH0136254 B2 JP H0136254B2
Authority
JP
Japan
Prior art keywords
electrode
layer
connection portion
external
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP13701181A
Other languages
English (en)
Other versions
JPS5839047A (ja
Inventor
Michio Oogami
Takayuki Wakui
Komei Yatsuno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP56137011A priority Critical patent/JPS5839047A/ja
Priority to DE8282107381T priority patent/DE3276556D1/de
Priority to EP19820107381 priority patent/EP0073383B1/en
Publication of JPS5839047A publication Critical patent/JPS5839047A/ja
Priority to US06/880,942 priority patent/US4651191A/en
Publication of JPH0136254B2 publication Critical patent/JPH0136254B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • H10W72/07231Techniques
    • H10W72/07236Soldering or alloying
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/921Structures or relative sizes of bond pads
    • H10W72/923Bond pads having multiple stacked layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/941Dispositions of bond pads
    • H10W72/944Dispositions of multiple bond pads
    • H10W72/9445Top-view layouts, e.g. mirror arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/951Materials of bond pads
    • H10W72/952Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu

Landscapes

  • Wire Bonding (AREA)
  • Thyristors (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】 本発明は半導体基体上に形成された電極とろう
付けされた外部電極を有する半導体装置およびそ
の製法に関する。
一般に半導体装置は、半導体基体表面の所定部
に形成された電極と外部とを連絡する外部電極を
有する。外部電極の形状は線状、板状、箔状と様
様であるが、これらと半導体基体上の電極とが二
次元的な広がりをもつて接続される場合には、両
者がろう付けにより接着される場合が多い。
この場合、比較的大きな電力を取り扱う等の理
由で半導体基体での発熱量が比較的大きいときに
は、ろう材として比較的高い融点を持ち、熱疲労
に対する耐性(耐熱の疲労性)の高いものが用い
られる。例えばPb95wt%、Sn5wt%の組成のも
のである。
しかしながら、場合によつては、高融点のろう
材を使用することは半導体装置あるいはその製造
プロセスで要求される他の特性を満たすことと適
合しないという問題点があつた。この点について
具体的に説明する。
本発明者等は先に、外部電極として樹脂テープ
に接着された金属箔を用いた半導体装置を提案し
た。この種半導体装置では、半導体基体の電極と
これと略同形状の部分を有する金属箔とをろう材
を介して対向させ、ろう材を溶融させて両者を接
着する。このようにすれば、半導体基体の電極が
薄くかつ微細であるためにそれのみでは通電量が
制限されるような場合であつても、金属箔によつ
て厚さが補なわれて電極全体として低抵抗になり
通電量が高められるという効果がある。
ところが、このような微細電極のろう付けに高
融点半田を用いる場合、作業性の上で以下の問題
が残されている。すなわち、高融点半田はその処
理温度が高いため、処理中の雰囲気を還元性雰囲
気に調整する必要がある。非還元性雰囲気では、
処理温度が高いため、半田および半導体基体の電
極材が酸化され、高強度の接続が得られないから
である。このような特定の雰囲気に調整し、かつ
高温で微細形状を有する電極を、精度良く接続す
ることは、製造装置上あるいは作業上困難を伴な
うものであつた。
上述の問題点が解決され得たと仮定しても、従
来の高融点半田による接続では耐熱疲労性が十分
には高くないという問題点が明らかとなつた。こ
れは本発明者らが耐熱疲労性を評価する過程で明
らかにされた事項である。特に試料に対し多数回
の熱サイクルを印加した後には、高温半田と言え
どもその強度が実用上問題となる程度まで低下す
るという問題点があることがわかつた。
本発明の目的は、耐熱疲労性に優れた外部電極
接続部を有する半導体装置を提供することにあ
る。
本発明の製法の目的は、耐熱疲労性に優れたろ
う付け法、特に作業性、信頼性に優れたろう付け
法をとり入れた半導体装置の製法を提供すること
にある。
本発明の特徴は、半導体基体上の電極と外部電
極とを接着するろう材中に含まれ、上記電極ある
いは外部電極の材料と反応して電極材料よりも固
くてもろい化合物を生成する元素の量を、上記電
極あるいは外部電極に接する部分で他の部分より
少なくした点にある。
本発明の製法の特徴は、半導体基体上の電極あ
るいは外部電極の表面に、少なくとも2層の金属
層を積層被着させ、これらの電極相互を上述の金
属層を介して対向密着させ、金属層の最上層およ
びその直下の層の金属からなる合金の共晶温度近
辺の温度に昇温した状態で両方の電極に圧接力の
存在下、両者を接着する工程を有する点にある。
更に必要に応じ、上述の接着時よりも高温の熱処
理を加えて電極間を強固に接着する工程を有する
点にある。
以下本発明を更に詳細に説明する。なお、以下
の説明では便宜上半導体基体上の電極を電極膜、
外部電極を箔状のものに代表させて金属箔と呼称
する。
本発明の半導体装置において、金属箔は導電性
の良い金属あるいは合金、あるいはこれらを積層
した金属箔を用いることができる。これらの金属
箔にはCuあるいはNiの少なくとも1成分を含む
金属箔が選ばれることが望ましい。また電極膜
は、少なくともその表面部にはCuあるいはNi以
外の金属が選ばれることが望ましい。但し、電極
膜は単一の層である必要はなく、半導体基体とこ
れらの金属との密着性を向上させるために多層構
造としてもよい。この場合、表面に表われない下
層の金属としては、CuおよびNiを含む金属を用
いてもよい。例えば表面部にAgを、その下層に
Ni−Cr、Ni−Ti、Cu−Ni−Cr、Cu−Ni−Ti、
等の積層構造あるいはNiCr、NiTi、Cu−NiCr、
Cu−NiTi等の合金層としても良い。
上記した金属箔は電極膜と、少なくともPbお
よびSn、In、Biのいずれかを含む半田層で接着
される。本発明の半導体装置ではCuあるいはNi
を含む金属箔に近接した領域と、少なくとも表面
部分にCuあるいはNiを含まない電極膜に近接し
た領域とにおいて、半田層中のSn、In、Biの濃
度が異なつており、金属箔側では、Sn、In、Bi
が少なく、電極膜側では、Sn、In、Biが多くな
つていることを特徴とする。
本発明者らの実験によれば、CuあるいはNiを
含む金属箔を電極膜に半田で接着した構造とした
場合、この半導体装置にパワーサイクル試験、熱
サイクル試験を施すと、接着が熱疲労によつて剥
離したり、接着強度が低下して接着不良を起こす
ことが明らかとなつた。剥離や接着強度の低下の
原因は次のように考えられる。すなわち金属箔に
近接した領域に、熱サイクルあるいはパワーサイ
クルの印加によつて、新しい金属相が生成し、こ
れらの金属相がかたくてかつもろいこと、また、
これらの金属相の生成によつて半田層の組成や組
織が変化することに帰因していることがわかつ
た。また、CuやNiを含む金属箔とは、半田層中
のSn、In、Biが金属相を生成し、Pbは金属相を
生成しないことを明らかとなつた。
金属箔として、Cu箔を、半田としてPb−Sn系
Pb−In系、Pb−Bi系を用いた場合、熱サイクル
の印加に伴いPb−Sn系はんだではCu6Sn5
Cu3Snが、Pb−Bi系では、CuBiが、Pb−In系で
は、Cu9In4、Cu4In、Cu7In4が生成する。また金
属箔としてNiを含むものを用いた場合、Pb−Sn
系ではNi3Sn4、Ni3Sn2、Ni4Sn、NiSnが、Pb−
Bi系ではNiBiが、Pb−In系はIn27、Ni10
In3Ni2、InNi、InNi3、InNi4が生成する。
これらの金属相は、熱サイクルの印加に伴つて
半田層からSn、In、Biが拡散して、金属箔との
界面に達することで形成される。上述の拡散は温
度条件だけでなく、接着物の膨張係数が互いに異
なることに基因する接着部の応力によつて加速さ
れることがわかつた。これは応力場においてこれ
らの金属の拡散がはやいためである。
次に本発明製法について詳細に説明する。
本発明方法に従えば、まず電極膜または金属箔
に、最終的な熱処理によつて所望の半田の組成と
なるような各金属の構成元素を所定の順序で層状
にもうける。そのとき、最上層と次層の間で積層
方向に対して部分的に共晶組成となるようにして
おく。その上で、電極膜と金属箔を対向させて加
熱し、上述の最上層と次層の間で共晶反応させて
その部分に融液を生じさせる。この状態で電極膜
と金属箔とを加圧して上述の共晶組成の融液によ
つて熱圧着させる。これにより、比較的低い温度
で電極膜と金属箔を作業性良く連続的に接着する
ことができる。また、接着の際の処理温度が低い
ため、部材および半田の酸化はほとんどなく、処
理中の雰囲気は窒素、アルゴンなど還元力の弱い
ガスを単に接続箇所に吹きつける程度で十分であ
る。
以上の接着工程のみでも十分な接着強度が得ら
れるが、ろう材層を高融点の半田組成とするため
に、上述の接着後さらに高い温度に加熱し、ろう
材層の最上層と次層以下の金属箔の融点以上の温
度でろう材層全体を融液化し、最上層から次層以
下の金属を相互に拡散させて合金層を形成する。
この場合には、すでに電極膜と金属箔は機械的に
十分接着されているため、接着箇所には無荷重あ
るいは弱い荷重を印加しておくことにより、相互
のずれを抑えることができる。
また、上述の合金層中の各元素の分布は上述の
第2回の加熱時に各元素の拡散現象によつて決定
される。CuまたはNiと固くてもろい合金相を形
成する元素をCuまたはNi部材と直接接しないよ
うに予め配置しておくことにより、CuまたはNi
部材近傍での上述の合金相生成はこの部分へ拡散
されてきた元素量のみに限定される。
以下本発明の実施例を説明する。
第1図に本実施例にて用いられる複合電極部材
1の平面図aおよびA−A′線での断面拡大図b
を示す。第1図において、複合電極部材1はま
ず、幅W1が35mmで厚さが75μmのポリイミドテー
プ110に幅W2が25mmで厚さが35μmの銅箔をエ
ポキシ系接着剤120で貼り合わせ、次に銅箔を
所定のパターンにエツチングして得られた。銅箔
のパターンは、半導体基体の電極と接着されるべ
き一対の外部電極11および12と、外部電極以
外の部分で一対の外部電極を電気的に短絡する短
絡部13とが、銅箔の長さ方向で繰り返えされる
パターンとされている。したがつて、第1図aの
符号14で示される領域は銅箔が存在しない。な
お、15はテープの送り用の打抜孔(パーフオレ
ーシヨン)である。また、電極11と12がくし
の歯状にかみ合つた分16は半導体基体上の電極
と接着される電極接続部を示す。
この銅箔パターンの上には、第1図bに示され
るように、Pb層140およびSn層150が電気
メツキ法で、所定の厚さになるように形成されて
いる。Pb層140の厚さは18〜20μm、Sn層15
0の厚さは1〜3μmである。上述の橋絡部13
は電気メツキの際に銅箔への電極接続箇所を減ら
す役割を果たす。
以上の方法で、銅箔が所定のパターンに形成さ
れた複合電極部材1は、本実施例では、GTOサ
イリスタのカソード外部電極およびゲート外部電
極として用いられる。第2図は本実施例に用いら
れたGTOサイリスタの構造を示す。aは平面形
状であり、bはaのB−B′線での断面である。
本GTOサイリスタは、カソード電極21および
ゲート電極22がそれぞれ複数に分割され、これ
らはシリコンからなる半導体基体2の一方の主表
面201上で交互に形成されている。半導体基体
2は、他方の主表面202から一方の主表面20
1の方向に、p型エミツタ層(あるいはアノード
層)PE、n型ベース層nB、p型ベース層(あるい
はゲート層)PBおよびn型エミツタ層(あるい
はカソード層)nEの4層の積層構造を有する。更
に、一方の主表面201の周縁部には内部にパツ
シベーシヨン用ガラスが充填された溝24が形成
されている。他方の主表面202には全面にアノ
ード電極23が形成されている。
カソード電極21、ゲート電極22、アノード
電極23は、半田付けが可能で、p型およびn型
シリコンとオーミツクコンタクトが可能であるこ
と、半導体基板と密着性が良いこと、抵抗率が小
さいこと等の条件を満たす金属膜が用いられる。
本実施例ではCr−Ni−Ag多層金属膜を用い、カ
ソード電極21、カソード電極22はリフトオフ
法で形成した。
複合電極部材1とGTOサイリスタとは次のよ
うにして接続した。第3図を参照して説明する。
まず複合電極部材1のSn層150とGTOサイリ
スタのカソードおよびゲート電極21および22
が向かい合うように両者を平行に配置し、複合電
極部材1のカソード電極箔11、ゲート電極箔1
2とGTOサイリスタのカソード電極21、ゲー
ト電極22のパターンとを光学顕微鏡で見ながら
合わせたa。その後、GTOサイリスタと複合電
極部材1を190℃〜300℃に加熱して両者を接着し
た。その際、GTOサイリスタと複合電極部材1
にbに矢印3で示す方向に0.1〜100g/cm2の圧力
を印加した。また接着時にGTOサイリスタと複
合電極部材1の接着部に、N2、Arなどの不活性
気体を吹きつけることが望ましいb。
次に、GTOサイリスタおよび複合電極部材1
の一体化物をさらに加熱して、Pb層と共晶組成
の層の構成元素を相互に拡散させたc。この加熱
は荷重を印加した状態で、還元気体の雰囲気中
で、330〜360℃の温度で行なわれた。この加熱処
理後、銅箔とポリイミドフイルムは剥離した。
第4図に、第3図に示した一連の工程における
接着部のろう材を示差熱分析した結果を示す。a
は示差熱分析(DTA)曲線、bは温度である。
第4図によれば、加熱に伴い、約185℃でPbとSn
の共晶反応により吸熱が観測され、さらに加熱す
ると、290℃〜320℃で緩慢な吸熱反応が起る。冷
却時には300〜320℃で発熱反応が起つていること
がわかる。290℃〜320℃の吸熱はPb層およびSn
層の融解、300〜320℃の発熱はPb−Sn半田の凝
固によるものである。
本実施例における第1段の接着時(第3図b)
の加熱温度は、190℃〜250℃が好ましい。最適な
温度は共晶反応の近傍の温度である。第1段の接
着時の温度が250℃を超えると、生成した共晶が
Pb層とさらに反応し、拡散層が生成するが、Pb
層をメツキ法で形成した場合のように結晶粒が大
きい場合には、これらの拡散層は結晶粒の粒界に
優先的に生成するため、結晶粒間が離れやすくな
りその結果接着強度が低くなる。
第5図は、複合電極部材1とGTOサイリスタ
に種々の温度で第3図bの接着を施した後の接着
部の引張り強度を示す。接着の温度は、PbとSn
の共晶温度(183℃)の近傍から約250℃までの範
囲において、もつとも接着が得られた。温度が
250℃を超えると、強い接着力が得られないばか
りでなく、接着強度のばらつきが大きくなるの
で、歩留りも悪化する。
第1段の接着においては上述したように所定の
温度に加熱するとともに、接着部を加圧する。加
圧の目的は、第1段の接着時にPb層140とSn
層150との境界に生ずるPb−Sn共晶をGTOサ
イリスタの電極21および22に接触させること
にある。加圧力は、Pb層140の表面の凹凸の
程度、およびSn層の厚さ等が影響するが、数10
グラム〜数100グラム/cm2で十分である。これは、
Pb層とSn層の界面で生成した共晶組成の半田融
液の粘性に対抗する圧力である。したがつて、こ
の加圧力は用いられる半田の組成に応じて選定さ
れる。
以上の方法で接続したGTOサイリスタと電極
板との一体化品を、−55℃(25分)−室温(5分)
−150℃(25分)−室温(5分)を1サイクルとす
る熱サイクル試験を施した。その結果を第6図に
示す。図においてaは本実施例の結果を示し、b
は比較例の結果を示す。比較例としては、複合電
極部材1とGTOサイリスタの電極とを、Pb95wt
%、Sn5wt%の均一組成の半田で従来法により接
着したものを用いた。
第6図によれば、bでは熱サイクル数が増える
と次第に引張強度が低下するが、aではbに比較
し低下の度合が低い。この傾向は熱サイクル数が
多くなるほど顕著であり、本実施例に係る半導体
装置が高い耐熱疲労性を有することがわかる。こ
のような結果が得られたのは、前述した通り、本
発明によれば半田と被着金属との境界に固くても
ろい金属相が生成されにくいからである。すなわ
ち、本実施例によれば、接着前に銅の電極11お
よび12とSn層150との間にPb層140が介
在しており、接着工程、特に第2回目の加熱処理
によつて、SnがPb層中を拡散し電極11および
12の隣接部に達する。上述の過程で電極11お
よび12の隣接部に達するSnの量は、初めから
PbとSnとが均一に分布した従来の半田を用いた
場合と比較して少ない。したがつて本実施例では
高い耐熱疲労性が得られたのである。
上述の実施例で、複合電極部材1とGTOサイ
リスタとの接着部を加熱する方法としては、
GTOサイリスタを保持する台に加熱機構をもう
けるか、複合電極部材1の上面から赤外線集光ラ
ンプやヒートブロツクで加熱する方法がある。
なお、上述の実施例において、種々の変形が可
能である。まず、ポリイミドテープ110のかわ
りにポリエステル、ガラスエポキシテープ等であ
つてもよい。エポキシ系接着剤120のかわりに
イミド系接着剤が使用できる。また、銅箔のかわ
りにFe−Ni系合金箔が使用可能である。
Pb層140のかわりに例えばIn、Bi、Ag等の
単体であるいはこれらのうち少なくとも1を含有
する金属層が使用できる。また、Sn層150の
かわりにIn、Bi等を単体あるいは合金で、ある
いはSnとこれらの金属の合金、Pbとこれらの金
属との合金とすることが可能である。更に、この
部分に予め概略共晶組成の合金を用いることもで
きる。
これらの金属層は、電解湿式メツキ、化学湿式
メツキ、蒸着法、乾式メツキ、イオンプレーテイ
ング、スパツタ法など任意の方法で形成され得
る。半田層の厚さは、1〜100μm程度あれば良
い。また、半田層を上述の実施例でのように2層
とし、Pb系半田とする場合には、Pb層140と
Sn(あるいはIn、Bi)層150の厚さは接着後の
Pb/Snの原子比が99.5/0.5〜70/30程度となるよ
うにされる。
更に、複合電極部材に接着された銅箔上にAg、
Ni等を被覆した上で半田材料層を形成すれば、
半田材料とのぬれ性が向上されるので好ましい。
以上、本発明を微細電極構造を有するGTOサ
イリスタに適用した場合について説明したが、本
発明はこれに限定されず、半導体装置の全分野に
適用できることは言うまでもない。
以上のように、本発明によれば耐熱疲労性に優
れた外部電極接続部を有する半導体装置を得るの
に効果がある。また、該半導体装置を高い作業
性、信頼性で製作する方法を得るのに効果があ
る。
【図面の簡単な説明】
第1図は本発明の一実施例で用いられる複合電
極部材を示す図、第2図は本発明の一実施例が適
用されるGTOサイリスタを示す図、第3図は本
発明の一実施例の製法を示す概略工程図、第4図
は本発明の一実施例製法におけるDTA曲線図、
第5図および第6図は本発明の一実施例の効果を
説明するグラフである。 1……複合電極部材、2……半導体基体、1
1,12……外部電極、21……カソード電極、
22……ゲート電極、23……アノード電極、1
10……ポリイミドテープ、120……エポキシ
系接着剤。

Claims (1)

  1. 【特許請求の範囲】 1 半導体基体と、半導体基体の表面所定部にオ
    ーミツク接続された電極と、この電極にろう材層
    を介して導電的に接着された外部電極部材とを有
    する半導体装置において、上記ろう材層の構成元
    素はろう材層中で不均一な分布を示し、かつ上記
    電極あるいは上記外部電極部材の表面部の構成元
    素と化合し上記電極あるいは外部電極部材よりも
    固い金属相を形成する元素が、上記電極あるいは
    外部電極部材に接する部分において他の部分より
    も少ないことを特徴とする半導体装置。 2 特許請求の範囲第1項において、上記電極あ
    るいは外部電極部材はその表面部にCu、Niある
    いはこれらの少なくとも1を構成元素とする合金
    が露出したものであり、上記ろう材層はSn、In、
    Biの少なくとも1を構成元素として含み、かつ
    上記Cu、Niあるいはこれらの少なくとも1を構
    成元素とする合金部材に隣接する部分において、
    上記Sn、In、Biが他の部分よりも少ない分布を
    有することを特徴とする半導体装置。 3 特許請求の範囲第1項において、上記電極は
    複数に分割されて形成されており、上記外部電極
    部材は上記電極と略同形状の電極接続部と、この
    電極接続部の各部と一体であり電極接続部の端部
    から電極と離間する方向へ延びる外部接続部とを
    有することを特徴とする半導体装置。 4 半導体基体表面の所定部に所定のオーミツク
    電極が形成された半導体素子と上記電極と略同形
    状の電極接続部とこの電極接続部と一体であり電
    極接続部の端部から電極接続部と離間する方向へ
    延びる外部接続部とを有する外部電極部材とをろ
    う材によつて接着するにあたり、上記電極あるい
    は上記外部電極部材の少なくとも電極接続部にろ
    う材の構成元素のうち少なくとも1の元素を含む
    第1の金属層と第1の金属層よりも薄い第2の金
    属層との積層構造を形成し、上記半導体基体と上
    記外部電極部材とを上記電極と上記電極接続部が
    上記第1および第2の金属層を介して対向するよ
    うに配置し、少なくとも上記対向部を加熱して上
    記第1および第2の金属層の隣接部において第1
    および第2の金属層の構成元素の共晶融液を生成
    させ、上記電極および上記電極接続部間に圧接力
    の存在下で上記共晶融液によつて上記電極および
    上記電極接続部間を固定し、更に少なくとも上記
    固定部を加熱し第1および第2の金属層の全てを
    融解させ上記電極および上記電極接続部間を固着
    させる工程を有することを特徴とする半導体装置
    の製法。 5 特許請求の範囲第4項において、上記第2の
    金属層の厚さおよび上記圧接力の強さは、固定時
    に上記共晶融液が上記電極あるいは上記電極部材
    の電極接続部に当接するに十分となるように選定
    されたことを特徴とする半導体装置の製法。 6 特許請求の範囲第4項において、上記半導体
    基体は少なくとも1の主表面を有し、その主表面
    に異なる2種の電極が少なくともそれらの一部が
    交互になるように配置されており、上記外部電極
    部材の電極接続部は上記2種の電極の配置と略等
    しく配置された部分を有しかつ互いに絶縁保持さ
    れた一体の部材であることを特徴とする半導体装
    置の製法。
JP56137011A 1981-09-02 1981-09-02 半導体装置およびその製法 Granted JPS5839047A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP56137011A JPS5839047A (ja) 1981-09-02 1981-09-02 半導体装置およびその製法
DE8282107381T DE3276556D1 (en) 1981-09-02 1982-08-13 Semiconductor device having external electrodes bonded to electrodes on a semiconductor substrate and method of fabricating such a semiconductor device
EP19820107381 EP0073383B1 (en) 1981-09-02 1982-08-13 Semiconductor device having external electrodes bonded to electrodes on a semiconductor substrate and method of fabricating such a semiconductor device
US06/880,942 US4651191A (en) 1981-09-02 1986-06-25 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56137011A JPS5839047A (ja) 1981-09-02 1981-09-02 半導体装置およびその製法

Publications (2)

Publication Number Publication Date
JPS5839047A JPS5839047A (ja) 1983-03-07
JPH0136254B2 true JPH0136254B2 (ja) 1989-07-31

Family

ID=15188722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56137011A Granted JPS5839047A (ja) 1981-09-02 1981-09-02 半導体装置およびその製法

Country Status (4)

Country Link
US (1) US4651191A (ja)
EP (1) EP0073383B1 (ja)
JP (1) JPS5839047A (ja)
DE (1) DE3276556D1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3523808C3 (de) 1984-07-03 1995-05-04 Hitachi Ltd Verfahren zum Löten von Teilen einer elektronischen Anordnung aus unterschiedlichen Werkstoffen und dessen Verwendung
US4786962A (en) * 1986-06-06 1988-11-22 Hewlett-Packard Company Process for fabricating multilevel metal integrated circuits and structures produced thereby
EP0266093B1 (en) * 1986-10-27 1992-09-23 Electric Power Research Institute, Inc Process of making a high power multi-layer semiconductive switching device with multiple parallel contacts
EP0347238B1 (en) * 1988-06-17 1993-10-20 Ngk Insulators, Ltd. Minutely patterned structure, and method of producing the same
US4935627A (en) * 1989-03-13 1990-06-19 Honeywell Inc. Electrical interconnection apparatus for achieving precise alignment of hybrid components
US5266522A (en) * 1991-04-10 1993-11-30 International Business Machines Corporation Structure and method for corrosion and stress-resistant interconnecting metallurgy
US5175609A (en) * 1991-04-10 1992-12-29 International Business Machines Corporation Structure and method for corrosion and stress-resistant interconnecting metallurgy
JPH0547812A (ja) * 1991-08-19 1993-02-26 Mitsubishi Electric Corp 半導体装置
JP3141364B2 (ja) * 1992-05-06 2001-03-05 住友電気工業株式会社 半導体チップ
JP3054021B2 (ja) * 1993-12-27 2000-06-19 株式会社東芝 化合物半導体装置
US6828668B2 (en) * 1994-07-07 2004-12-07 Tessera, Inc. Flexible lead structures and methods of making same
US6117694A (en) * 1994-07-07 2000-09-12 Tessera, Inc. Flexible lead structures and methods of making same
US6361959B1 (en) 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
FI98899C (fi) * 1994-10-28 1997-09-10 Jorma Kalevi Kivilahti Menetelmä elektroniikan komponenttien liittämiseksi juottamalla
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
US6261863B1 (en) 1995-10-24 2001-07-17 Tessera, Inc. Components with releasable leads and methods of making releasable leads
US5763941A (en) * 1995-10-24 1998-06-09 Tessera, Inc. Connection component with releasable leads
US6025649A (en) 1997-07-22 2000-02-15 International Business Machines Corporation Pb-In-Sn tall C-4 for fatigue enhancement
WO2000057472A1 (de) * 1999-03-24 2000-09-28 Infineon Technologies Ag Verfahren zum verbinden eines anschlussdrahtes mit einem anschlusskontakt eines integrierten schaltkreises
JP4293500B2 (ja) * 2001-05-07 2009-07-08 第一電子工業株式会社 電子部品の製造方法
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
KR100568496B1 (ko) * 2004-10-21 2006-04-07 삼성전자주식회사 주석-인듐 합금층을 갖는 필름 회로 기판
JP5067481B2 (ja) * 2008-05-02 2012-11-07 富士通株式会社 配線基板およびその製造方法、電子装置の製造方法
US11088308B2 (en) * 2019-02-25 2021-08-10 Tdk Corporation Junction structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3401055A (en) * 1964-12-31 1968-09-10 Ibm Vapor depositing solder
US3436818A (en) * 1965-12-13 1969-04-08 Ibm Method of fabricating a bonded joint
US3839727A (en) * 1973-06-25 1974-10-01 Ibm Semiconductor chip to substrate solder bond using a locally dispersed, ternary intermetallic compound
CA1122856A (en) * 1978-09-20 1982-05-04 Nicholas G. Koopman Process for in-situ modification of solder composition

Also Published As

Publication number Publication date
JPS5839047A (ja) 1983-03-07
EP0073383A2 (en) 1983-03-09
US4651191A (en) 1987-03-17
EP0073383B1 (en) 1987-06-10
EP0073383A3 (en) 1984-08-08
DE3276556D1 (en) 1987-07-16

Similar Documents

Publication Publication Date Title
US4651191A (en) Semiconductor device and fabrication method thereof
JP3271475B2 (ja) 電気素子の接合材料および接合方法
EP0097833B1 (en) Substrate for integrated circuit packages
US20110067908A1 (en) Method for producing a printed circuit board and use and printed circuit board
JP4136845B2 (ja) 半導体モジュールの製造方法
WO2002103755A9 (en) Semiconductor die including conductive columns
JPH0365897B2 (ja)
JPH0936186A (ja) パワー半導体モジュール及びその実装方法
JP2979086B2 (ja) 金属ラミネートおよびそれを用いた熱圧着電子パワーチップ構造
EP1734569B1 (en) Process for producing semiconductor module
JPH0867978A (ja) スパッタリング用ターゲットのはんだ付け方法
JP2001237267A (ja) 半導体装置
US4921158A (en) Brazing material
JPS61181136A (ja) ダイボンデイング方法
JP2846181B2 (ja) 複合リードフレームの製造方法
JP3284034B2 (ja) 半導体装置およびその製造方法
JP2970568B2 (ja) 複合リードフレームの製造方法
JPH07106489A (ja) 半導体装置およびその製造方法
JPS6117394A (ja) 接合材料の製造方法
JPH0595075A (ja) 半導体装置
JPH0158863B2 (ja)
JPS63104431A (ja) 突起電極付リ−ド材の製造方法
JPS5811097B2 (ja) ハンドウタイソウチ
JPH05347329A (ja) 半導体装置
JPH11330145A (ja) フレキシブル配線基板上に部材を接合する方法