JPH0136363Y2 - - Google Patents
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- Publication number
- JPH0136363Y2 JPH0136363Y2 JP1983097993U JP9799383U JPH0136363Y2 JP H0136363 Y2 JPH0136363 Y2 JP H0136363Y2 JP 1983097993 U JP1983097993 U JP 1983097993U JP 9799383 U JP9799383 U JP 9799383U JP H0136363 Y2 JPH0136363 Y2 JP H0136363Y2
- Authority
- JP
- Japan
- Prior art keywords
- dac
- output
- voltage
- positive
- negative
- Prior art date
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- Expired
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Description
【考案の詳細な説明】
本考案はデジタル−アナログ変換器に関し、さ
らに詳言すればオープンコレクタ方式で平衡電流
出力のデジタル−アナログ変換器に関する。
らに詳言すればオープンコレクタ方式で平衡電流
出力のデジタル−アナログ変換器に関する。
（従来技術）
従来のこの種の、オープンプレクタ方式でかつ
トランジスタスイツチ回路の平衡電流出力のデジ
タル−アナログ変換器（以下、DACと記す）は、
第１図に示す如く、電圧＋VCC−VDD（VCC＜｜VDD
｜）との不平衡な正、負の２電源で動作させてい
た。
トランジスタスイツチ回路の平衡電流出力のデジ
タル−アナログ変換器（以下、DACと記す）は、
第１図に示す如く、電圧＋VCC−VDD（VCC＜｜VDD
｜）との不平衡な正、負の２電源で動作させてい
た。
これは正、負同一振幅の出力電圧を得るためで
ある。すなわち、たとえば電流出力端子I0側でみ
た場合、デジタルデータが最小値において出力電
流は零であり電流出力端子I0は開放状態になり、
出力端子V0には電源電圧＋VCCそのままが出力電
圧となり、デジタルデータが最大値において出力
電流は最大電流が流れ、出力端子V0は最低位置
となる。しかるにDAC内において負電圧側は定
電流回路となつており電圧−VCCを出力するため
にはラダー抵抗による電圧損失および直線性を考
えると負側電源として−VCCを供給したのでは出
力電圧は−VCCが出力されず、出力は＋VCC〜−
VBB（VCC＞｜−VBB｜）となる。このため±VCCの
出力電圧を得るためには、DACを＋VCC，−VDDの
電圧で動作させなければならなかつた。
ある。すなわち、たとえば電流出力端子I0側でみ
た場合、デジタルデータが最小値において出力電
流は零であり電流出力端子I0は開放状態になり、
出力端子V0には電源電圧＋VCCそのままが出力電
圧となり、デジタルデータが最大値において出力
電流は最大電流が流れ、出力端子V0は最低位置
となる。しかるにDAC内において負電圧側は定
電流回路となつており電圧−VCCを出力するため
にはラダー抵抗による電圧損失および直線性を考
えると負側電源として−VCCを供給したのでは出
力電圧は−VCCが出力されず、出力は＋VCC〜−
VBB（VCC＞｜−VBB｜）となる。このため±VCCの
出力電圧を得るためには、DACを＋VCC，−VDDの
電圧で動作させなければならなかつた。
第１図において、１はDAC本体を、１−1は
DAC本体１内のバイアス回路を、１−2はDAC本
体１内のスイツチ駆動回路を、I0，0は電流出力
端子を、＋Ｖ，−Ｖは電源端子を、＋Vref，−Vref
は基準電圧端子を、COは位相補償端子を示して
いる。また２および３は負荷抵抗を、４および５
は基準電流設定用の抵抗を、６は位相補償用のコ
ンデンサを示している。
DAC本体１内のバイアス回路を、１−2はDAC本
体１内のスイツチ駆動回路を、I0，0は電流出力
端子を、＋Ｖ，−Ｖは電源端子を、＋Vref，−Vref
は基準電圧端子を、COは位相補償端子を示して
いる。また２および３は負荷抵抗を、４および５
は基準電流設定用の抵抗を、６は位相補償用のコ
ンデンサを示している。
しかるに、一般にDACの変換出力はローパス
フイルタを介して増幅回路に供給される。また増
幅回路は正、負の平衡な電源電圧±VCCで動作さ
せるのが通常である。しかし上記した如くDAC
から±VCCの出力電圧を得るためには、DACのた
めにさらに電圧−VDDの電源が必要であり、３種
類の電源電圧を必要とする欠点があつた。
フイルタを介して増幅回路に供給される。また増
幅回路は正、負の平衡な電源電圧±VCCで動作さ
せるのが通常である。しかし上記した如くDAC
から±VCCの出力電圧を得るためには、DACのた
めにさらに電圧−VDDの電源が必要であり、３種
類の電源電圧を必要とする欠点があつた。
（考案の目的）
本考案は上記にかんがみなされたもので、上記
の欠点を解消してDACを正、負平衡した電圧で
動作させ、かつ正、負平衡した出力電圧（±
VEE）を得ることができるDACを提供することを
目的とする。
の欠点を解消してDACを正、負平衡した電圧で
動作させ、かつ正、負平衡した出力電圧（±
VEE）を得ることができるDACを提供することを
目的とする。
以下、本考案を実施例により説明する。
（考案の構成）
第２図は本考案の一実施例を示す回路図であ
る。
る。
本考案の一実施例において、第１図に示した従
来例の構成要素と同一構成要素には同一符号を付
し、その説明は省略する。
来例の構成要素と同一構成要素には同一符号を付
し、その説明は省略する。
本考案の一実施例は、第２図に示す如く、負荷
抵抗２と３との共通接続点と正側電源との間に抵
抗７が接続してあり、DACは正、負の平衡な電
圧±VCCがそれぞれDAC本体１の電源端子＋Ｖ，
−Ｖに供給してある。
抵抗２と３との共通接続点と正側電源との間に抵
抗７が接続してあり、DACは正、負の平衡な電
圧±VCCがそれぞれDAC本体１の電源端子＋Ｖ，
−Ｖに供給してある。
なお、抵抗４′は抵抗４に代る基準電流設定用
の抵抗である。
の抵抗である。
（考案の作用）
以上の如く構成した本考案の一実施例における
作用について説明する。
作用について説明する。
平衡電流出力のDACにおいては、電流出力端
子I0と0とに流れる電流の和はデジタルデータ入
力にかかわらず一定である。たとえばその一例は
第３図に示す如くである。第３図は乗算型８ビツ
トDACの一例〔μPC624（日本電気（株）製）〕を
示している。
子I0と0とに流れる電流の和はデジタルデータ入
力にかかわらず一定である。たとえばその一例は
第３図に示す如くである。第３図は乗算型８ビツ
トDACの一例〔μPC624（日本電気（株）製）〕を
示している。
この結果、抵抗２，３および７の接続点Ｐの電
位は変化しないことになり、見掛け上正側電圧＋
VCCがR7（I0＋0）だけ低下したことになる。ここ
でR7は抵抗７の抵抗値であり、I0，0は電流出力
端子I0，0に流れる電流である。そこで出力電圧
端子V0の出力振幅は±VEEとなり、正、負の出力
電圧の振幅は等しくできる。いま第３図に示した
特性のDACの場合、たとえばR7＝1.5kΩ、抵抗
２，３の抵抗値を7kΩに設定すれば、I0＝0mA
のとき電流出力端子I0は開放となつて電圧出力端
子V0の出力電圧は7V（10V−1.5kΩ×1.992mA）
であり、I0＝1.992mAのとき電圧出力端子V0の出
力電圧は−7V（10V−8.5kΩ×1.992mA）となり、
正、負の出力電圧の振幅は±7Vとなる。
位は変化しないことになり、見掛け上正側電圧＋
VCCがR7（I0＋0）だけ低下したことになる。ここ
でR7は抵抗７の抵抗値であり、I0，0は電流出力
端子I0，0に流れる電流である。そこで出力電圧
端子V0の出力振幅は±VEEとなり、正、負の出力
電圧の振幅は等しくできる。いま第３図に示した
特性のDACの場合、たとえばR7＝1.5kΩ、抵抗
２，３の抵抗値を7kΩに設定すれば、I0＝0mA
のとき電流出力端子I0は開放となつて電圧出力端
子V0の出力電圧は7V（10V−1.5kΩ×1.992mA）
であり、I0＝1.992mAのとき電圧出力端子V0の出
力電圧は−7V（10V−8.5kΩ×1.992mA）となり、
正、負の出力電圧の振幅は±7Vとなる。
したがつて電源電圧±VCCで、正、負の出力電
圧の振幅も±VEEとなり平衡した出力が得られ
る。この結果、増幅回路を含めて正、負の２電源
ですむことになる。
圧の振幅も±VEEとなり平衡した出力が得られ
る。この結果、増幅回路を含めて正、負の２電源
ですむことになる。
（考案の効果）
以上説明した如く本考案によれば、従来の
DACに抵抗１本を追加することにより、DACを
正、負の等しい絶対値の電圧で動作させ、出力電
圧の正、負の振幅をも等しくすることができる。
したがつて電源電圧は正、負等しくなつたため、
他の回路との電源共用化ができることになる。
DACに抵抗１本を追加することにより、DACを
正、負の等しい絶対値の電圧で動作させ、出力電
圧の正、負の振幅をも等しくすることができる。
したがつて電源電圧は正、負等しくなつたため、
他の回路との電源共用化ができることになる。
第１図は従来のDACの構成を示す回路図。第
２図は本考案の一実施例の構成を示す回路図。第
３図は本考案の一実施例の作用の説明に供する
図。 １……DAC本体、２および３……負荷抵抗、
７……抵抗、I0，0……電流出力端子。
２図は本考案の一実施例の構成を示す回路図。第
３図は本考案の一実施例の作用の説明に供する
図。 １……DAC本体、２および３……負荷抵抗、
７……抵抗、I0，0……電流出力端子。
Claims (1)
- オープンコレクタ方式でかつトランジスタスイ
ツチ回路の平衡電流出力のデジタル−アナログ変
換器において、前記トランジスタスイツチ回路の
平衡電流出力端子にそれぞれ各別に一端が接続さ
れかつ他端が共通接続された負荷抵抗と、該負荷
抵抗の共通接続点と電源との間に接続された抵抗
とを備えてなることを特徴とするデジタル−アナ
ログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9799383U JPS6022037U (ja) | 1983-06-27 | 1983-06-27 | デジタル−アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9799383U JPS6022037U (ja) | 1983-06-27 | 1983-06-27 | デジタル−アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022037U JPS6022037U (ja) | 1985-02-15 |
| JPH0136363Y2 true JPH0136363Y2 (ja) | 1989-11-06 |
Family
ID=30232857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9799383U Granted JPS6022037U (ja) | 1983-06-27 | 1983-06-27 | デジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022037U (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541415B2 (ja) * | 1974-04-19 | 1979-01-24 | ||
| JPS5232657A (en) * | 1975-09-09 | 1977-03-12 | Fujitsu Ltd | Digital-analog converter |
| JPS5385145A (en) * | 1977-01-05 | 1978-07-27 | Matsushita Electric Ind Co Ltd | Digital-analogue converter |
-
1983
- 1983-06-27 JP JP9799383U patent/JPS6022037U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022037U (ja) | 1985-02-15 |
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