JPH04217120A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH04217120A JPH04217120A JP40318790A JP40318790A JPH04217120A JP H04217120 A JPH04217120 A JP H04217120A JP 40318790 A JP40318790 A JP 40318790A JP 40318790 A JP40318790 A JP 40318790A JP H04217120 A JPH04217120 A JP H04217120A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、Ｒ−２Ｒラダー抵抗を
用いたディジタル・アナログ変換器（以下「ＤＡＣ」と
いう。）に関する。
用いたディジタル・アナログ変換器（以下「ＤＡＣ」と
いう。）に関する。
【０００２】
【従来の技術】従来のＲ−２Ｒラダー抵抗を用いたＤＡ
Ｃ、例えば４ｂｉｔのＤＡＣ１１０においては、図５に
示すようにカレントスイッチ２、３、４、５の差動対１
２、１３、１４、１５を構成する一方のトランジスタ１
２ａ、１３ａ、１４ａ、１５ａのコレクタはＲ−２Ｒラ
ダー抵抗１に接続され、差動対１２、１３、１４、１５
を構成する他方のトランジスタ１２ｂ、１３ｂ、１４ｂ
、１５ｂのコレクタは電源端子Ａに接続されており、Ｒ
−２Ｒラダー抵抗１の電源端子Ａへの配線とトランジス
タ１２ｂ、１３ｂ、１４ｂ、１５ｂのコレクタの電源端
子Ａへの配線は別々の配線により引き出され、１つの電
源端子Ａに接続されていた。また、各ｂｉｔへの入力コ
ードは各差動対１２、１３、１４、１５のベースに入力
される。
Ｃ、例えば４ｂｉｔのＤＡＣ１１０においては、図５に
示すようにカレントスイッチ２、３、４、５の差動対１
２、１３、１４、１５を構成する一方のトランジスタ１
２ａ、１３ａ、１４ａ、１５ａのコレクタはＲ−２Ｒラ
ダー抵抗１に接続され、差動対１２、１３、１４、１５
を構成する他方のトランジスタ１２ｂ、１３ｂ、１４ｂ
、１５ｂのコレクタは電源端子Ａに接続されており、Ｒ
−２Ｒラダー抵抗１の電源端子Ａへの配線とトランジス
タ１２ｂ、１３ｂ、１４ｂ、１５ｂのコレクタの電源端
子Ａへの配線は別々の配線により引き出され、１つの電
源端子Ａに接続されていた。また、各ｂｉｔへの入力コ
ードは各差動対１２、１３、１４、１５のベースに入力
される。
【０００３】接点Ａ〜接点Ｂ間の配線長Ｌ１ は、電源
端子の配置によっては数ｍｍ程度になる場合がある。そ
して、接点Ａ〜接点Ｂ間の配線抵抗ＲＬ１は、配線幅が
一定であるときには配線長Ｌ１ に比例して大きくなる
ことは一般に知られている。また、接点Ｂ〜接点Ｃ、接
点Ｃ〜接点Ｄ、接点Ｄ〜接点Ｅ間にも同様にＲＬ２、Ｒ
Ｌ３、ＲＬ４が存在するが、それぞれの配線長、Ｌ２
、Ｌ３ の長さは数十μｍ程度でＬ１ にに比べ充分に
短く、ＲＬ１》ＲＬ２ＲＬ１》ＲＬ３ＲＬ１》ＲＬ４と
考えられるので無視できるものとする。
端子の配置によっては数ｍｍ程度になる場合がある。そ
して、接点Ａ〜接点Ｂ間の配線抵抗ＲＬ１は、配線幅が
一定であるときには配線長Ｌ１ に比例して大きくなる
ことは一般に知られている。また、接点Ｂ〜接点Ｃ、接
点Ｃ〜接点Ｄ、接点Ｄ〜接点Ｅ間にも同様にＲＬ２、Ｒ
Ｌ３、ＲＬ４が存在するが、それぞれの配線長、Ｌ２
、Ｌ３ の長さは数十μｍ程度でＬ１ にに比べ充分に
短く、ＲＬ１》ＲＬ２ＲＬ１》ＲＬ３ＲＬ１》ＲＬ４と
考えられるので無視できるものとする。
【０００４】
【発明が解決しようとする課題】しかし、この従来例の
ＤＡＣでは、トランジスタ１２ａ、１３ａ、１４ａ、１
５ａのＯＮ、ＯＦＦの状態により接点Ａ〜接点Ｂ間を流
れる電流値が変化し、ＲＬ１の電位降下も同様に変化す
るため、ディジタル入力コードに比例したＤＡＣ出力電
圧が得られず、図６に示すような直線性誤差を示す変換
特性となり、ＤＡＣ出力に悪い影響を与えていた。
ＤＡＣでは、トランジスタ１２ａ、１３ａ、１４ａ、１
５ａのＯＮ、ＯＦＦの状態により接点Ａ〜接点Ｂ間を流
れる電流値が変化し、ＲＬ１の電位降下も同様に変化す
るため、ディジタル入力コードに比例したＤＡＣ出力電
圧が得られず、図６に示すような直線性誤差を示す変換
特性となり、ＤＡＣ出力に悪い影響を与えていた。
【０００５】本発明の目的は、電源配線等の配線抵抗に
よる直線性誤差の少ないＲ−２Ｒラダー抵抗形のディジ
タル・アナログ変換器を提供することにある。
よる直線性誤差の少ないＲ−２Ｒラダー抵抗形のディジ
タル・アナログ変換器を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、Ｒ−２Ｒラダー抵抗１と、
差動対１２、１３、１４、１５及び定電流源２２、２３
、２４、２５を有するカレントスイッチ２、３、４、５
とを備えたディジタル・アナログ変換器において、差動
対１２、１３、１４、１５の各々のエミッタ共通接続点
は定電流源２２、２３、２４、２５に接続され、差動対
１２、１３、１４、１５のコレクタのうちの一方はＲ−
２Ｒラダー抵抗１に接続され、かつ、差動対１２、１３
、１４、１５のコレクタのうちの他方は電源端子Ａから
の配線の配線抵抗ＲＬ１による電位降下の影響が少ない
点に接続されるように構成される。
に、請求項１記載の発明は、Ｒ−２Ｒラダー抵抗１と、
差動対１２、１３、１４、１５及び定電流源２２、２３
、２４、２５を有するカレントスイッチ２、３、４、５
とを備えたディジタル・アナログ変換器において、差動
対１２、１３、１４、１５の各々のエミッタ共通接続点
は定電流源２２、２３、２４、２５に接続され、差動対
１２、１３、１４、１５のコレクタのうちの一方はＲ−
２Ｒラダー抵抗１に接続され、かつ、差動対１２、１３
、１４、１５のコレクタのうちの他方は電源端子Ａから
の配線の配線抵抗ＲＬ１による電位降下の影響が少ない
点に接続されるように構成される。
【０００７】請求項２記載の発明は、請求項１記載のデ
ィジタル・アナログ変換器において、差動対１２、１３
、１４、１５のコレクタのうちの他方は、電源端子Ａと
Ｒ−２Ｒラダー抵抗１の始点との間に接続されるように
構成される。
ィジタル・アナログ変換器において、差動対１２、１３
、１４、１５のコレクタのうちの他方は、電源端子Ａと
Ｒ−２Ｒラダー抵抗１の始点との間に接続されるように
構成される。
【０００８】
【作用】請求項１記載の発明によれば、差動対１２、１
３、１４、１５のコレクタのうち、トランジスタ１２ｂ
、１３ｂ、１４ｂ、１５ｂ側のコレクタは、電源端子Ａ
からの配線の配線抵抗ＲＬ１による電圧降下の影響が少
ない点に接続されているので、ＤＡＣ出力の直線性が損
われることがないか、あっても非常に軽微なものとなる
。
３、１４、１５のコレクタのうち、トランジスタ１２ｂ
、１３ｂ、１４ｂ、１５ｂ側のコレクタは、電源端子Ａ
からの配線の配線抵抗ＲＬ１による電圧降下の影響が少
ない点に接続されているので、ＤＡＣ出力の直線性が損
われることがないか、あっても非常に軽微なものとなる
。
【０００９】請求項２記載の発明によれば、差動対１２
、１３、１４、１５のコレクタのうち、トランジスタ１
２ｂ、１３ｂ、１４ｂ、１５ｂ側のコレクタは、電源端
子ＡとＲ−２Ｒラダー抵抗１の始点に接続されるので、
出力レベルはシフトするが配線抵抗ＲＬ１の電圧降下の
影響はキャンセルできる。
、１３、１４、１５のコレクタのうち、トランジスタ１
２ｂ、１３ｂ、１４ｂ、１５ｂ側のコレクタは、電源端
子ＡとＲ−２Ｒラダー抵抗１の始点に接続されるので、
出力レベルはシフトするが配線抵抗ＲＬ１の電圧降下の
影響はキャンセルできる。
【００１０】
【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。第１実施例図１に本発明の第１実施例を示
す。図１は、４ｂｉｔのＤＡＣの例を示している。この
ＤＡＣ１００Ａにおいて、カレントスイッチ２、３、４
、５の差動対１２、１３、１４、１５を構成するトラン
ジスタ１２ａ、１３ａ、１４ａ、１５ａのコレクタはＲ
−２Ｒラダー抵抗１に接続され、トランジスタ１２ｂ、
１３ｂ、１４ｂ、１５ｂのコレクタは電源端子端子Ａと
Ｒ−２Ｒラダー抵抗１側の接点Ｂに接続されている。
て説明する。第１実施例図１に本発明の第１実施例を示
す。図１は、４ｂｉｔのＤＡＣの例を示している。この
ＤＡＣ１００Ａにおいて、カレントスイッチ２、３、４
、５の差動対１２、１３、１４、１５を構成するトラン
ジスタ１２ａ、１３ａ、１４ａ、１５ａのコレクタはＲ
−２Ｒラダー抵抗１に接続され、トランジスタ１２ｂ、
１３ｂ、１４ｂ、１５ｂのコレクタは電源端子端子Ａと
Ｒ−２Ｒラダー抵抗１側の接点Ｂに接続されている。
【００１１】このように、トランジスタ１２ｂ、１３ｂ
、１４ｂ、１５ｂのコレクタを全て接点Ｂに接続するこ
とにより、接点Ａ−接点Ｂ間の配線抵抗ＲＬ１にはＲ−
２Ｒラダー抵抗１に接続されるトランジスタ１２ａ、１
３ａ、１４ａ、１５ａのＯＮ、ＯＦＦの状態によらず電
流値４Ｉの一定電流が流れるため、配線抵抗ＲＬ１の電
位降下は一定のレベルシフトになり、図４のように直線
性誤差に影響を与えることはない。
、１４ｂ、１５ｂのコレクタを全て接点Ｂに接続するこ
とにより、接点Ａ−接点Ｂ間の配線抵抗ＲＬ１にはＲ−
２Ｒラダー抵抗１に接続されるトランジスタ１２ａ、１
３ａ、１４ａ、１５ａのＯＮ、ＯＦＦの状態によらず電
流値４Ｉの一定電流が流れるため、配線抵抗ＲＬ１の電
位降下は一定のレベルシフトになり、図４のように直線
性誤差に影響を与えることはない。
【００１２】第２実施例次に、図２に本発明の第２実施
例を示す。図２は４ｂｉｔのＤＡＣの例を示している。 このＤＡＣ１００Ｂと第１実施例のＤＡＣ１００Ａとの
違いは、トランジスタ１２ｂ、１３ｂ、１４ｂ、１５ｂ
のコレクタをＲ−２Ｒラダー抵抗１の接点Ｂ、Ｃ、Ｄ、
Ｅにそれぞれ接続していることである。この場合も接点
Ａ〜接点Ｂ間の電流はトランジスタ１２ａ、１３ａ、１
４ａ、１５ａのＯＮ、ＯＦＦの状態によらず一定となり
、配線抵抗ＲＬ１の電位降下による直線性誤差の影響を
キャンセルすることができる。また図５の従来例の説明
では無視できるとしたＲＬ２、ＲＬ３、ＲＬ４の影響も
減少させることができる。
例を示す。図２は４ｂｉｔのＤＡＣの例を示している。 このＤＡＣ１００Ｂと第１実施例のＤＡＣ１００Ａとの
違いは、トランジスタ１２ｂ、１３ｂ、１４ｂ、１５ｂ
のコレクタをＲ−２Ｒラダー抵抗１の接点Ｂ、Ｃ、Ｄ、
Ｅにそれぞれ接続していることである。この場合も接点
Ａ〜接点Ｂ間の電流はトランジスタ１２ａ、１３ａ、１
４ａ、１５ａのＯＮ、ＯＦＦの状態によらず一定となり
、配線抵抗ＲＬ１の電位降下による直線性誤差の影響を
キャンセルすることができる。また図５の従来例の説明
では無視できるとしたＲＬ２、ＲＬ３、ＲＬ４の影響も
減少させることができる。
【００１３】各ｂｉｔが０１１１から１０００（０：ト
ランジスタ１２ａ〜１５ａがＯＦＦ、１：トランジスタ
１２ａ〜１５ａがＯＮ）に変化する時の接点Ａ〜接点Ｂ
間、接点Ｂ〜接点Ｃ間、接点Ｃ〜接点Ｄ間、接点Ｄ〜接
点Ｅ間に流れる電流の変化を第１実施例と第２実施例と
についてまとめたものが表１、表２である。表１、表２
からわかるように、第２実施例では、第１実施例に比べ
、ＲＬ２、ＲＬ３、ＲＬ４に流れる電流の変化が小さく
なっている。
ランジスタ１２ａ〜１５ａがＯＦＦ、１：トランジスタ
１２ａ〜１５ａがＯＮ）に変化する時の接点Ａ〜接点Ｂ
間、接点Ｂ〜接点Ｃ間、接点Ｃ〜接点Ｄ間、接点Ｄ〜接
点Ｅ間に流れる電流の変化を第１実施例と第２実施例と
についてまとめたものが表１、表２である。表１、表２
からわかるように、第２実施例では、第１実施例に比べ
、ＲＬ２、ＲＬ３、ＲＬ４に流れる電流の変化が小さく
なっている。
【００１４】
【表１】
【００１５】
【表２】
【００１６】第３実施例次に、図３に本発明の第３実施
例を示す。図３は４ｂｉｔのＤＡＣの例を示している。 このＤＡＣ１００Ｃでは、トランジスタ１２ｂ、１３ｂ
、１４ｂ、１５ｂのコレクタを他のＲ−２Ｒラダー抵抗
６を通してそれぞれ接点Ｂ、Ｃ、Ｄ、Ｅに接続する。 これにより接点Ａ〜接点Ｂ間の配線抵抗ＲＬ１の他に接
点Ｂ〜接点Ｃ、接点Ｃ〜接点Ｄ、接点Ｄ〜接点Ｅ間の配
線抵抗ＲＬ２、ＲＬ３、ＲＬ４にも各ｂｉｔの論理に関
係なく一定電流が流れるため、接点Ａ〜Ｅ間の配線抵抗
による直線性誤差の影響を全てキャンセルすることがで
きる。
例を示す。図３は４ｂｉｔのＤＡＣの例を示している。 このＤＡＣ１００Ｃでは、トランジスタ１２ｂ、１３ｂ
、１４ｂ、１５ｂのコレクタを他のＲ−２Ｒラダー抵抗
６を通してそれぞれ接点Ｂ、Ｃ、Ｄ、Ｅに接続する。 これにより接点Ａ〜接点Ｂ間の配線抵抗ＲＬ１の他に接
点Ｂ〜接点Ｃ、接点Ｃ〜接点Ｄ、接点Ｄ〜接点Ｅ間の配
線抵抗ＲＬ２、ＲＬ３、ＲＬ４にも各ｂｉｔの論理に関
係なく一定電流が流れるため、接点Ａ〜Ｅ間の配線抵抗
による直線性誤差の影響を全てキャンセルすることがで
きる。
【００１７】この第３実施例ではＲＬ１、ＲＬ２、ＲＬ
３、ＲＬ４の影響を完全にキャンセルすることができる
が、新たに他のＲ−２Ｒラダー抵抗６を追加する必要が
ある。一方、第２実施例では、従来例の電源配線の接続
を変更するのみでＲＬ１の影響をキャンセルし、ＲＬ２
、ＲＬ３、ＲＬ４の影響を小さく抑えることができると
いう違いがある。
３、ＲＬ４の影響を完全にキャンセルすることができる
が、新たに他のＲ−２Ｒラダー抵抗６を追加する必要が
ある。一方、第２実施例では、従来例の電源配線の接続
を変更するのみでＲＬ１の影響をキャンセルし、ＲＬ２
、ＲＬ３、ＲＬ４の影響を小さく抑えることができると
いう違いがある。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
Ｒ−２Ｒラダー抵抗を用いるＤＡＣにおいてＲ−２Ｒラ
ダー抵抗から電源端子への配線の配線抵抗による直線性
誤差を少なくすることができ、ＤＡＣの性能向上に寄与
しうるという利点を有する。
Ｒ−２Ｒラダー抵抗を用いるＤＡＣにおいてＲ−２Ｒラ
ダー抵抗から電源端子への配線の配線抵抗による直線性
誤差を少なくすることができ、ＤＡＣの性能向上に寄与
しうるという利点を有する。
【図１】本発明の第１実施例の構成を示す図である。
【図２】本発明の第２実施例の構成を示す図である。
【図３】本発明の第３実施例の構成を示す図である。
【図４】本発明の第１実施例のＤ／Ａ変換特性を示す図
である。
である。
【図５】従来例のディジタル・アナログ変換器の構成を
示す図である。
示す図である。
【図６】従来例のディジタル・アナログ変換器のＤ／Ａ
変換特性を示す図である。
変換特性を示す図である。
Claims (2)
- 【請求項１】 Ｒ−２Ｒラダー抵抗（１）と、差動対
（１２、１３、１４、１５）及び定電流源（２２、２３
、２４、２５）を有するカレントスイッチ（２、３、４
、５）とを備えたディジタル・アナログ変換器において
、前記差動対（１２、１３、１４、１５）の各々のエミ
ッタ共通接続点は前記定電流源（２２、２３、２４、２
５）に接続され、前記差動対（１２、１３、１４、１５
）のコレクタのうちの一方は前記Ｒ−２Ｒラダー抵抗（
１）に接続され、かつ、前記差動対（１２、１３、１４
、１５）のコレクタのうちの他方は電源端子（Ａ）から
の配線の配線抵抗（ＲＬ１）による電位降下の影響が少
ない点に接続されたことを特徴とするディジタル・アナ
ログ変換器。 - 【請求項２】 請求項１記載のディジタル・アナログ
変換器において、前記差動対（１２、１３、１４、１５
）のコレクタのうちの他方は、電源端子（Ａ）とＲ−２
Ｒラダー抵抗（１）の始点との間に接続されたことを特
徴とするディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403187A JP2703120B2 (ja) | 1990-12-18 | 1990-12-18 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403187A JP2703120B2 (ja) | 1990-12-18 | 1990-12-18 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04217120A true JPH04217120A (ja) | 1992-08-07 |
| JP2703120B2 JP2703120B2 (ja) | 1998-01-26 |
Family
ID=18512943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403187A Expired - Lifetime JP2703120B2 (ja) | 1990-12-18 | 1990-12-18 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703120B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706008A (en) * | 1996-03-01 | 1998-01-06 | Analog Devices, Inc. | High bandwidth parallel analog-to-digital converter |
| EP0939493A3 (en) * | 1998-02-26 | 2002-11-13 | Nec Corporation | Digital-to-analog converter accurately testable without complicated circuit configuration and testing method for the same |
| US7903013B2 (en) | 2008-09-22 | 2011-03-08 | Hitachi, Ltd. | Semiconductor device |
| EP4170911A1 (en) * | 2021-10-20 | 2023-04-26 | Socionext Inc. | Differential circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59131223A (ja) * | 1982-09-22 | 1984-07-28 | バ−・ブラウン・コ−ポレ−ション | 廃棄電流切換によるアナログ出力電流における非直線性を減小させるための回路及び方法 |
-
1990
- 1990-12-18 JP JP2403187A patent/JP2703120B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59131223A (ja) * | 1982-09-22 | 1984-07-28 | バ−・ブラウン・コ−ポレ−ション | 廃棄電流切換によるアナログ出力電流における非直線性を減小させるための回路及び方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706008A (en) * | 1996-03-01 | 1998-01-06 | Analog Devices, Inc. | High bandwidth parallel analog-to-digital converter |
| EP0939493A3 (en) * | 1998-02-26 | 2002-11-13 | Nec Corporation | Digital-to-analog converter accurately testable without complicated circuit configuration and testing method for the same |
| US7903013B2 (en) | 2008-09-22 | 2011-03-08 | Hitachi, Ltd. | Semiconductor device |
| EP4170911A1 (en) * | 2021-10-20 | 2023-04-26 | Socionext Inc. | Differential circuitry |
| US11863199B2 (en) | 2021-10-20 | 2024-01-02 | Socionext Inc. | Differential circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2703120B2 (ja) | 1998-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |