JPH0136734B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はサンプルホールド回路により得られた
階段波信号をアナログ信号に変換するサンプルホ
ールド出力信号のアナログ信号化回路に関し、
FMチユーナのステレオ復調回路等に利用できる
サンプルホールド出力信号のアナログ信号化回路
に関する。

たとえばFMチユーナのステレオ復調回路、特
にサンプリングホールド方式のステレオ復調回路
において、サンプリングホールドされた左、右の
チヤンネル信号は階段波形をしており、階段波形
に含まれるサンプリングパルスの成分および入力
信号とサンプリングパルスとが乗算されることに
より生ずるサイドバンド成分を除去するために、
フイルタを必要とする問題があつた。

本発明は上記にかんがみなされたもので、たと
えばFMチユーナのステレオ復調回路等に用い
て、前記したフイルタを省略することができるサ
ンプルホールド出力信号のアナログ出力化回路を
提供することを目的とするものである。

以下、本発明を実施例により説明する。

第１図は本発明の一実施例のブロツク図であ
る。

第１図において１は信号源であり、２，５，
８，１１および１３はスルーレートが高く、かつ
高入力インピーダンス、低出力インピーダンスの
バツフア増幅器である。３は位相差を有する２つ
のサンプリングパルス列を発生する２相パルス発
振器である。４，６，９および１７はCMOSア
ナログスイツチまたは電界効果トランジスタ等の
様な電子スイツチからなるスイツチ回路であり、
スイツチ回路４，９および１７は２相パルス発振
器３から出力される第１のサンプリングパルス列
のサンプリングパルスによりオン・オフされ、ス
イツチ回路６は２相パルス発振器３から出力され
る第２のサンプリングパルス列のサンプリングパ
ルスによりオン・オフされる。またスイツチ回路
４はコンデンサ１２とともに信号源１からの信号
をサンプルホールドして一定時間間隔で振幅変化
する階段波信号に変換するサンプルホールド回路
からなる階段波発生回路Ｕを構成している。スイ
ツチ回路６はコンデンサ７とともに、バツフア増
幅器５を通して入力された階段波発生回路Ｕから
の階段波信号をサンプルホールドして遅延させる
サンプルホールド回路からなる第１の遅延回路Ｖ
を構成している。スイツチ回路９はコンデンサ１
０とともに、バツフア増幅器８を通して入力され
た階段波信号をサンプルホールドして遅延させる
サンプルホールド回路からなる第２の遅延回路Ｗ
を構成している。遅延回路Ｖと遅延回路Ｗの２つ
の遅延回路により階段波発生回路Ｕからの階段波
信号を該階段波信号の振幅変化の１周期すなわち
第１のサンプリングパルス列のサンプリングパル
スの１周期だけ遅延させる。

１４は反転回路であり、１５はバツフア増幅器
１３を通して入力される階段波発生回路Ｕから出
力された階段波信号と、第２の遅延回路Ｗから出
力された階段波信号をバツフア増幅器１１を通し
て反転回路１４により反転した信号とを加算する
第１の加算器である。１６は積分回路であり、積
分回路１６はスイツチ回路１７とともに、スイツ
チ回路１７によりその積分出力が第１のサンプリ
ングパルス列のサンプリングパルス毎にリセツト
されるリセツト付の積分回路を構成している。

１８は第２の加算回路であつて、バツフア増幅
器１１を通して入力される第２の遅延回路Ｗの出
力信号と積分回路１６の出力信号とを加算して出
力端子OUTに出力する。

以上の如く構成した本実施例の作用を、本実施
例をサンプリングホールド方式のステレオ復調回
路に適用した場合を例に説明する。

この場合は信号源１はバツフア増幅器２により
低出力インピーダンスの信号源に変換されて、信
号源１からバツフア増幅器２を介して第２図ａに
示すFMコンポジツト信号が階段波発生回路Ｕに
入力される。また第２図ａにおいて実線は38KHz
の副搬送波の波形を示しており、破線はステレオ
音声成分の片チヤンネル成分を示し、一点鎖線は
他方の片チヤンネル成分を示している。２相パル
ス発振器３は信号源１から出力されるFMコンポ
ジツト信号に含まれるパイロツト信号に位相同期
し、かつFMコンポジツト信号から左チヤンネル
信号を分離するための第２図ｂに示す第１のサン
プリングパルス列と、右チヤンネル信号を分離す
るための第２図ｃに示す第２のサンプリングパル
ス列との互に180度の位相差を有する38KHzの一
対のサンプリングパルス列を出力する。

スイツチ回路４，６，９および１７は印加され
るサンプリングパルスが高電位のときオン状態と
なり、サンプリングパルスが低電位のときオフ状
態になるものとする。

そこで階段波発生回路Ｕは第２図ｂに示すサン
プリングパルスが印加されて、各パルスが高電位
のときスイツチ回路４がオン状態となつて、コン
デンサ１２は階段波発生回路Ｕに印加されるその
時点におけるFMコンポジツト信号のレベルにま
で充電される。サンプリングパルスが低電位にな
るとスイツチ回路４はオフ状態となる。しかるに
階段波発生回路Ｕの出力端に接続されているバツ
フア増幅器５および１３は高入力インピーダンス
であり、かつコンデンサ１２とバツフア増幅器２
とは遮断されているため、コンデンサ１２に蓄え
られた電荷はそのまま次にサンプリングパルスが
高電位となるまで保持され、コンデンサ１２の電
位はバツフア増幅器５，１３を介して後段に伝達
される。また、この場合、FMコンポジツト信号
のエンベロープだけを復調するのが目的であるた
め、スイツチ回路４をオンさせるサンプリングパ
ルスの幅は狭く、オフ期間は長いが上記した如く
コンデンサ１２の電位はオフの期間保持されて、
階段波発生回路Ｕの出力は第２図ｄに示す階段波
信号となる。この階段波形はサンプリングホール
ド方式のステレオ復調回路におけるサンプルホー
ルド回路の出力波形と同一である。

第２図ｄに示した階段波発生回路Ｕの出力はバ
ツフア増幅器５を通して第１の遅延回路Ｖに印加
される。バツフア増幅器５はコンデンサ１２の電
位を入力信号として低出力インピーダンスの信号
源に変換している。一方、スイツチ回路６は第２
のサンプリングパルス列のサンプリングパルスす
なわち第２図ｃに示したサンプリングパルスによ
りオン・オフされる。従つてコンデンサ７には第
２図ｃに示すサンプリングパルスの発生時におけ
る第２図ｄの階段波信号の電位にまで充電され、
次のサンプリングパルスの発生時まで保持される
ことになり、コンデンサ７の電位は第２図ｃのサ
ンプリングパルスの周期毎に階段状の電位にな
る。しかるに第２図ｃのサンプリングパルスは第
２図ｂのサンプリングパルスに対して180度の位
相差を有しているため、第１の遅延回路Ｖの出力
信号は第２図ｅに示す如く、第２図ｄに示した階
段波発生回路Ｕから出力された階段波信号の振幅
変化の周期の1/2周期だけが遅延させた第２図ｄ
と同形の階段波信号となる。

またこの遅延に際して、スイツチ回路６がオフ
状態でコンデンサ７が電荷を保持しているときは
バツフア増幅器８が高入力インピーダンスである
ためコンデンサ７の電荷は減少させられることは
なく、また引続いて印加されるサンプリングパル
スの発生時において、入力信号として印加される
階段波信号がその直前のサンプリングパルスの発
生時における電位より低いときは、コンデンサ７
の電荷はスイツチ回路６を通してバツフア増幅器
５に吸込まれることになる。従つてサンプリング
パルスの幅が狭くても、スイツチ回路６のオン抵
抗が小さければ、バツフア増幅器５および８の入
力インピーダンスが高く、出力インピーダンスが
低いためにコンデンサ７を完全に入力階段波信号
の電位にまで充電し、またコンデンサ７の電荷を
放電することができて、第１の遅延回路Ｖに印加
された階段波信号波形が立上りおよび立下りの鋭
い波形であつても、遅延された階段波信号の波形
は崩れることはなく遅延される。

また、第２の遅延回路Ｗにおいても、上記に詳
述した第１の遅延回路Ｖと同様に作用して波形を
崩すことなく、第２図ｅの波形で示した第１の遅
延回路Ｖから出力された階段波信号を遅延させ
る。この場において、第２の遅延回路Ｗのスイツ
チ回路９をオン・オフするサンプリングパルスは
第２図ｂに示したサンプリングパルスであり、こ
のサンプリングパルスは第２図ｃに示す第１の遅
延回路Ｖのスイツチ回路６のサンプリングパルス
と位相差が180度あるために、第２の遅延回路Ｗ
により、第２図ｅに示す階段波信号を180度遅延
させた第２図ｆに示す階段波信号が出力される。
従つて第２の遅延回路Ｗから出力される階段波信
号は階段波信号発生回路Ｕから出力される階段波
信号を振幅変化の一周期すなわち第２図ｂに示す
第１のサンプリングパルス列のサンプリングパル
スの１周期だけ遅らせた階段波形となる。

ついで、第２の遅延回路Ｗの出力は反転回路１
４により反転されて、第１の加算器１５において
バツフア増幅器１３を介して出力される階段波発
生回路Ｕの出力と加算される。すなわち反転して
加算されるために減算されたのと等価であつて、
第１の加算器１５からは第２図ｄの階段波信号か
ら第２図ｆの階段波を減算した第２図ｇに示した
階段波信号が出力されることになる。

第１の加算器１５の出力信号は第２図ｆに示し
た第２の遅延回路Ｗの出力信号波形上における或
る時刻と該時刻からサンプリングパルス１周期経
過した時刻との間にどれだけ階段波信号に電位の
差が生ずるかを示している。すなわち、第２図ｇ
に示す(エ)の電位は第２図ｆに示す(ア)、(イ)電位の差
〔(イ)−(ア)〕に等しく、(オ)の電位は〔(ウ)−(イ)〕
の電
位となる。

第１の加算器１５の出力信号は積分器１６にて
積分されて、第２図ｂのサンプリングパルスの周
期毎にスイツチ回路１７がオン状態となつて積分
器１６はリセツトされるために、積分器１６の出
力は第２図ｈに示す鋸歯状波形の出力となる。

積分器１６の出力は第２の加算器１８において
第２の遅延回路Ｗの出力と加算される。すなわ
ち、第２図ｆに示す第２の遅延回路Ｗの階段波信
号と、第２図ｈに示す積分器１６の出力とが第２
の加算器１８により加算される。従つて第２の加
算器１８の出力は第２図ｉに示す如くになり、第
２図ｄに示した階段波発生回路Ｕの出力階段波信
号すなわちサンプリングホールド方式のステレオ
復調回路におけるFMコンポジツト信号をサンプ
ルホールドした一方のチヤンネル信号をローパス
フイルタを通した出力信号と類似となる。

従つて本実施例によればサンプリングホールド
方式のステレオ復調回路におけるローパスフイル
タを省略することができる。

またサンプリングホールド方式のステレオ復調
回路において、サンプリングホールド信号とロー
パスフイルタとの間に設けられる増幅器は、本実
施例によれば出力信号がアナログ信号で出力され
るために、従来必要とした階段波信号を増幅する
ために必要としたスルーレートの高い増幅器を必
要とせず、簡単な増幅器で歪なく増幅し後段に伝
送することができる。

また、以上ステレオ復調回路を例に説明した
が、これにより一般性を失うものではなく、本実
施例によりサンプルホールドされた出力信号をア
ナログ信号化することができる。

以上説明した如く本発明によれば、階段波信号
をアナログ信号に変化させることができる。

従つて、本発明をステレオ復調回路に利用する
ことにより、サンプリングパルスの成分が出力波
形上に残留する分が減少し、同時にサンプリング
パルスの周りのドサイドバンド成分も減少するた
めにローパスフイルタを付加する必要がない。

また、出力波形がアナログ信号であるため後段
の増幅器が簡便な増幅器でする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図。第２
図は本発明の一実施例の作用の説明に供する波形
図。 ２，５，８，１１および１３……バツフア増幅
器、３……２相パルス発振器、４，６，９および
１７……スイツチ回路、１４……反転回路、１５
および１８……第１のおよび第２の加算器、１６
……積分器、Ｕ……サンプルホールド回路からな
る階段波発生回路、ＶおよびＷ……サンプルホー
ルド回路からなる第１のおよび第２および第２の
遅延回路。

Claims (1)

【特許請求の範囲】
1. １ 入力信号をサンプルホールドして一定時間隔
   で振幅が変化する階段波信号を出力する階段波発
   生回路と、該階段波発生回路の出力階段波信号を
   前記サンプルホールドのためのサンプリングパル
   スの一周期だけ遅延させる遅延回路と、前記階段
   波発生回路の出力階段波信号から前記遅延回路の
   出力階段波信号を減ずる減算手段と、該減算手段
   の出力信号を前記サンプリングパルスの一周期毎
   に積分する積分手段と、該積分手段の出力信号と
   前記遅延回路の出力階段波信号とを加算する加算
   手段とを備えてなることを特徴とするサンプルホ
   ールド出力信号のアナログ信号化回路。