JPH0136953B2 - - Google Patents
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- JPH0136953B2 JPH0136953B2 JP56194806A JP19480681A JPH0136953B2 JP H0136953 B2 JPH0136953 B2 JP H0136953B2 JP 56194806 A JP56194806 A JP 56194806A JP 19480681 A JP19480681 A JP 19480681A JP H0136953 B2 JPH0136953 B2 JP H0136953B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- data
- latch circuit
- circuit
- output
- Prior art date
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10F—AUTOMATIC MUSICAL INSTRUMENTS
- G10F1/00—Automatic musical instruments
- G10F1/02—Pianofortes with keyboard
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
この発明は、例えばピアノ自動演奏装置等、楽
器を自動的に演奏する楽器自動演奏装置に関す
る。
器を自動的に演奏する楽器自動演奏装置に関す
る。
従来のピアノ自動演奏装置として、予めカセツ
トテープに演奏データを記録させておき、この演
奏データを読出してピアノを自動的に演奏する装
置が知られている。第１図は、この種のピアノ自
動演奏装置におけるカセツトテープのデータ記録
状態を示す図であり、この図において領域R1に
は同期信号SYCが記録され、領域R2には高音域
の各キー（鍵）のオン／オフ状態が“１”／
“０”の信号で記録され、領域R3には高音域の音
量データが記録され、領域R4には低音域の各キ
ーのオン／オフ状態が記録され、また、領域R5
には低音域の音量データが記録されている。そし
て、このカセツトテープに記録された各データは
シリアルデータとして読出され、一旦ラツチ回路
にラツチされ、このラツチされたデータに基づい
てキー（鍵）が駆動される。
トテープに演奏データを記録させておき、この演
奏データを読出してピアノを自動的に演奏する装
置が知られている。第１図は、この種のピアノ自
動演奏装置におけるカセツトテープのデータ記録
状態を示す図であり、この図において領域R1に
は同期信号SYCが記録され、領域R2には高音域
の各キー（鍵）のオン／オフ状態が“１”／
“０”の信号で記録され、領域R3には高音域の音
量データが記録され、領域R4には低音域の各キ
ーのオン／オフ状態が記録され、また、領域R5
には低音域の音量データが記録されている。そし
て、このカセツトテープに記録された各データは
シリアルデータとして読出され、一旦ラツチ回路
にラツチされ、このラツチされたデータに基づい
てキー（鍵）が駆動される。
ところで、このような従来のピアノ自動演奏装
置にあつては、各データがビツトシリアルに記録
されているため、各キー毎に鍵強度を指定するこ
とができないという欠点がある。すなわち、各キ
ー毎に打鍵強度を指定するには、領域R2あるい
はR4の各“１”，“０”の信号の各々に打鍵強度
データ（例えば、５ビツト〜７ビツト）を付加す
ればよいが、このようにすると、領域R2または
R5の長さが膨大になり、実際上は不可能である。
置にあつては、各データがビツトシリアルに記録
されているため、各キー毎に鍵強度を指定するこ
とができないという欠点がある。すなわち、各キ
ー毎に打鍵強度を指定するには、領域R2あるい
はR4の各“１”，“０”の信号の各々に打鍵強度
データ（例えば、５ビツト〜７ビツト）を付加す
ればよいが、このようにすると、領域R2または
R5の長さが膨大になり、実際上は不可能である。
この発明はこのような事情に鑑みてなされたも
ので、各キーの打鍵強度をキー毎に指定すること
ができる楽器自動演奏装置を提供することを目的
としている。
ので、各キーの打鍵強度をキー毎に指定すること
ができる楽器自動演奏装置を提供することを目的
としている。
以下、図面を参照しこの発明の一実施例につい
て説明する。
て説明する。
第２図は、この発明によるピアノ自動演奏装置
の構成を示すブロツク図である。この図において
符号１は各キーに各々近接して設けられたキー駆
動用のソレノイドであり、この図に示す回路は、
これらのソレノイドを記憶部２に記憶されている
演奏データに基づいて駆動し、ピアノを自動的に
演奏するものである。
の構成を示すブロツク図である。この図において
符号１は各キーに各々近接して設けられたキー駆
動用のソレノイドであり、この図に示す回路は、
これらのソレノイドを記憶部２に記憶されている
演奏データに基づいて駆動し、ピアノを自動的に
演奏するものである。
すなわち、この図において、符号３はキーを指
定するためのキーアドレスSADおよびソレノイ
ド１を駆動するためのソレノイド駆動データ
SKDを楽曲の進行順に時分割で出力するデータ
出力回路であり、記憶部２、操作部４および制御
回路５から構成されている。記憶部２は予め各ソ
レノイド１を駆動するための演奏データが楽曲の
進行順に記憶されているメモリである。ここで、
記憶部２に記憶されている演奏データについて説
明する。まず、キーオンを指定する演奏データ
ED−１は、第３図イに示すように、オン／オフ
識別コード“１”と、キーコードKCと、打鍵強
度データSDと、時間データTDとから構成され
る。この場合、打鍵強度データSDはキーの打鍵
強度、すなわち、ソレノイド１のプランジヤの駆
動速度に対応するデータであり、また、時間デー
タTDはキーを駆動すべき時刻に関するデータで
ある。一方、キーオフを指定する演奏データED
−２は、第３図ロに示すように、オン／オフ識別
コード“０”と、キーコードKCと、時間データ
TDとから構成される。そして、記憶部２には、
これらの演奏データEDが順次演奏順に記憶され
ている。
定するためのキーアドレスSADおよびソレノイ
ド１を駆動するためのソレノイド駆動データ
SKDを楽曲の進行順に時分割で出力するデータ
出力回路であり、記憶部２、操作部４および制御
回路５から構成されている。記憶部２は予め各ソ
レノイド１を駆動するための演奏データが楽曲の
進行順に記憶されているメモリである。ここで、
記憶部２に記憶されている演奏データについて説
明する。まず、キーオンを指定する演奏データ
ED−１は、第３図イに示すように、オン／オフ
識別コード“１”と、キーコードKCと、打鍵強
度データSDと、時間データTDとから構成され
る。この場合、打鍵強度データSDはキーの打鍵
強度、すなわち、ソレノイド１のプランジヤの駆
動速度に対応するデータであり、また、時間デー
タTDはキーを駆動すべき時刻に関するデータで
ある。一方、キーオフを指定する演奏データED
−２は、第３図ロに示すように、オン／オフ識別
コード“０”と、キーコードKCと、時間データ
TDとから構成される。そして、記憶部２には、
これらの演奏データEDが順次演奏順に記憶され
ている。
操作部４は、自動演奏のスタートを指示するス
タートスイツチ、自動演奏の停止を指示するスト
ツプスイツチ、音量を指示する音量スイツチ等を
有して構成されるもので、各スイツチの出力は制
御回路５へ供給される。
タートスイツチ、自動演奏の停止を指示するスト
ツプスイツチ、音量を指示する音量スイツチ等を
有して構成されるもので、各スイツチの出力は制
御回路５へ供給される。
制御回路５は記憶部２から演奏データEDを順
次読出し、読出した演奏データEDに基づいて、
キーアドレスSAD（７ビツト）およびソレノイド
駆動データSKD（８ビツト）を時分割で出力する
と共に、ロード信号LD１〜LD３を出力する回路
である。この場合、ソレノイド駆動データSKD
は打鍵強度データSDに基づいて作成されるデー
タであり、その最上位ビツト（MSB）がソレノ
イド１のオン／オフを指示するビツトとなり、他
の７ビツトがソレノイド１を駆動するためのデー
タとなる。なお、この制御回路５については後に
詳述する。
次読出し、読出した演奏データEDに基づいて、
キーアドレスSAD（７ビツト）およびソレノイド
駆動データSKD（８ビツト）を時分割で出力する
と共に、ロード信号LD１〜LD３を出力する回路
である。この場合、ソレノイド駆動データSKD
は打鍵強度データSDに基づいて作成されるデー
タであり、その最上位ビツト（MSB）がソレノ
イド１のオン／オフを指示するビツトとなり、他
の７ビツトがソレノイド１を駆動するためのデー
タとなる。なお、この制御回路５については後に
詳述する。
ラツチ回路７（第１ラツチ回路）は、そのロー
ド端子Ｌへロード信号LD１が供給された時、制
御回路５から出力されているキーアドレスSAD
またはソレノイド駆動信号SKDをラツチするも
ので、その出力はラツチ回路８（第２ラツチ回
路）へ供給される。ラツチ回路８は、そのロード
端子Ｌへロード信号LD２が供給された時、ラツ
チ回路７から出力されているデータをラツチする
もので、その出力はデコーダ９へ供給される。デ
コーダ９はラツチ回路８の出力をデコードするも
ので、このデコーダ９の各出力は各々、各ソレノ
イド１に対応して設けられたソレノイド駆動回路
１１のラツチ回路１２（第３ラツチ回路）のエネ
ーブル端子Ｅへ供給される。
ド端子Ｌへロード信号LD１が供給された時、制
御回路５から出力されているキーアドレスSAD
またはソレノイド駆動信号SKDをラツチするも
ので、その出力はラツチ回路８（第２ラツチ回
路）へ供給される。ラツチ回路８は、そのロード
端子Ｌへロード信号LD２が供給された時、ラツ
チ回路７から出力されているデータをラツチする
もので、その出力はデコーダ９へ供給される。デ
コーダ９はラツチ回路８の出力をデコードするも
ので、このデコーダ９の各出力は各々、各ソレノ
イド１に対応して設けられたソレノイド駆動回路
１１のラツチ回路１２（第３ラツチ回路）のエネ
ーブル端子Ｅへ供給される。
ソレノイド駆動回路１１はラツチ回路１２、駆
動信号発生回路１３、アンドゲート１４、バツフ
アアンプ１５から構成されるもので、バツフアア
ンプ１５の出力がソレノイド１へ供給される。ラ
ツチ回路１２はそのエネーブル端子Ｅへ“１”信
号が供給されると、データラツチ可能状態とな
り、この状態においてそのロード端子Ｌへロード
信号LD３が供給されると、ラツチ回路７の出力
をラツチする。そして、ラツチしたデータの
MSBをアンドゲート１４の一方の入力端へ供給
し、また、他の７ビツトを駆動信号発生回路１３
へ供給する。駆動信号発生回路１３は、ラツチ回
路１２から供給されるデータに対応するパルス幅
を有する一定周期のソレノイド駆動信号を作成
し、アンドゲート１４およびバツフアアンプ１５
を介してソレノイド１へ供給する。これにより、
ソレノイド１が駆動される。
動信号発生回路１３、アンドゲート１４、バツフ
アアンプ１５から構成されるもので、バツフアア
ンプ１５の出力がソレノイド１へ供給される。ラ
ツチ回路１２はそのエネーブル端子Ｅへ“１”信
号が供給されると、データラツチ可能状態とな
り、この状態においてそのロード端子Ｌへロード
信号LD３が供給されると、ラツチ回路７の出力
をラツチする。そして、ラツチしたデータの
MSBをアンドゲート１４の一方の入力端へ供給
し、また、他の７ビツトを駆動信号発生回路１３
へ供給する。駆動信号発生回路１３は、ラツチ回
路１２から供給されるデータに対応するパルス幅
を有する一定周期のソレノイド駆動信号を作成
し、アンドゲート１４およびバツフアアンプ１５
を介してソレノイド１へ供給する。これにより、
ソレノイド１が駆動される。
次に、上記構成による回路の動作を説明する。
操作者が操作部４のスタートスイツチを押す
と、制御回路５が、まず記憶部２の先頭番地に記
憶されている演奏データEDを読出す。ここで、
読出された演奏データEDが第３図イに示す演奏
データED−１であるとし、また、この演奏デー
タED−１のキーコードKCがキーF3（第３オクタ
ーブＦ音のキー）のキーアドレスSADであると
する。以後、制御回路５はクロツクパルスに基づ
いて演奏データED−１の時間データTDに対応
する時間を計測する。そして、時間データTDに
対応する時間が経過した時点で、次の演奏データ
EDを読出す。ここで、読出された演奏データED
が第３図ロに示す演奏データED−２であるとし、
また、この演奏データED−２のキーコードKCが
キーF3のキーアドレスSADであるとする。以後、
制御回路５は上記演奏データED−２の時間デー
タTDに対応する時間を計測すると共に、時間計
測が終了した前記演奏データED−１のキーコー
ドKCおよび打鍵強度データSDの処理を行う。す
なわち、まず打鍵強度データSDをソレノイド１
の特性およびオン／オフ識別コード“１”に基づ
いて変換し、MSBが“１”のソレノイド駆動デ
ータSKDを得る。次に、キーアドレスSADを第
４図イに示す時間T1の間ラツチ回路７へ出力し、
次いで、同図に示す時す時間T2（T2＝T1）の間
ソレノイド駆動データSKDをラツチ回路７へ出
力する。また、時間T1の前半部および時間T2の
前半部において第４図ロに示すロード信号LD１
をラツチ回路７のロード端子Ｌへ出力する。ま
た、時間T1の後半部において第４図ハに示すロ
ード信号LD２をラツチ回路８のロード端子Ｌへ
出力する。また、時間T2の後半部において第４
図ニに示すロード信号LD３を各ラツチ回路１２
のロード端子Ｌへ出力する。時間T1の前半部に
おいてロード信号LD１が出力されると、キーア
ドレスSADがラツチ回路７にラツチされる。次
いで、ロード信号LD２が出力されると、同キー
アドレスSADがラツチ回路８にラツチされ、こ
のラツチされたキーアドレスSADがデコーダ９
へ供給される。デコーダ９は同キーアドレス
SAD（キーF3のキーアドレスSAD）をデコード
し、キーF3に対応するソレノイド駆動回路１１
のラツチ回路１２のエネーブル端子Ｅへ“１”信
号を出力する。これにより、同ラツチ回路１２が
エネーブル状態となる。次いで、時間T2の前半
においてロード信号LD１が出力されると、ラツ
チ回路７にソレノイド駆動データSKDがラツチ
され、ラツチされたソレノイド駆動データSKD
が各ラツチ回路１２へ供給される。次いで、ロー
ド信号LD３が出力され、各ラツチ回路１２のロ
ード端子Ｌへ供給されると、現在エネーブル状態
にあるラツチ回路１２、すなわち、キーF3に対
応するソレノイド駆動回路１１内のラツチ回路１
２にソレノイド駆動データSKDがラツチされる。
上記ラツチ回路１２にソレノイド駆動データ
SKDがラツチされると、同ラツチ回路１２がラ
ツチしたデータSKDのMSB（“１”信号）をアン
ドゲート１４の一方の入力端へ、他の７ビツトを
駆動信号発生回路１３へ各々出力する。駆動信号
発生回路１３は供給されたソレノイド駆動データ
SKDに対応するパルス幅を有する一定周期のソ
レノイド駆動信号を作成し、アンドゲート１４の
他方の入力端へ供給する。この時、アンドゲート
１４は、その一方の入力端へ“１”信号が供給さ
れていることから開状態にある。したがつて、ア
ンドゲート１４の他方の入力端へ供給されたソレ
ノイド駆動信号は同アンドゲート１４およびバツ
フアアンプ１５を介して、キーF3に設けられた
ソレノイド１へ供給される。これにより、キー
F3のソレノイド１が駆動され、キーF3が駆動さ
れる。
と、制御回路５が、まず記憶部２の先頭番地に記
憶されている演奏データEDを読出す。ここで、
読出された演奏データEDが第３図イに示す演奏
データED−１であるとし、また、この演奏デー
タED−１のキーコードKCがキーF3（第３オクタ
ーブＦ音のキー）のキーアドレスSADであると
する。以後、制御回路５はクロツクパルスに基づ
いて演奏データED−１の時間データTDに対応
する時間を計測する。そして、時間データTDに
対応する時間が経過した時点で、次の演奏データ
EDを読出す。ここで、読出された演奏データED
が第３図ロに示す演奏データED−２であるとし、
また、この演奏データED−２のキーコードKCが
キーF3のキーアドレスSADであるとする。以後、
制御回路５は上記演奏データED−２の時間デー
タTDに対応する時間を計測すると共に、時間計
測が終了した前記演奏データED−１のキーコー
ドKCおよび打鍵強度データSDの処理を行う。す
なわち、まず打鍵強度データSDをソレノイド１
の特性およびオン／オフ識別コード“１”に基づ
いて変換し、MSBが“１”のソレノイド駆動デ
ータSKDを得る。次に、キーアドレスSADを第
４図イに示す時間T1の間ラツチ回路７へ出力し、
次いで、同図に示す時す時間T2（T2＝T1）の間
ソレノイド駆動データSKDをラツチ回路７へ出
力する。また、時間T1の前半部および時間T2の
前半部において第４図ロに示すロード信号LD１
をラツチ回路７のロード端子Ｌへ出力する。ま
た、時間T1の後半部において第４図ハに示すロ
ード信号LD２をラツチ回路８のロード端子Ｌへ
出力する。また、時間T2の後半部において第４
図ニに示すロード信号LD３を各ラツチ回路１２
のロード端子Ｌへ出力する。時間T1の前半部に
おいてロード信号LD１が出力されると、キーア
ドレスSADがラツチ回路７にラツチされる。次
いで、ロード信号LD２が出力されると、同キー
アドレスSADがラツチ回路８にラツチされ、こ
のラツチされたキーアドレスSADがデコーダ９
へ供給される。デコーダ９は同キーアドレス
SAD（キーF3のキーアドレスSAD）をデコード
し、キーF3に対応するソレノイド駆動回路１１
のラツチ回路１２のエネーブル端子Ｅへ“１”信
号を出力する。これにより、同ラツチ回路１２が
エネーブル状態となる。次いで、時間T2の前半
においてロード信号LD１が出力されると、ラツ
チ回路７にソレノイド駆動データSKDがラツチ
され、ラツチされたソレノイド駆動データSKD
が各ラツチ回路１２へ供給される。次いで、ロー
ド信号LD３が出力され、各ラツチ回路１２のロ
ード端子Ｌへ供給されると、現在エネーブル状態
にあるラツチ回路１２、すなわち、キーF3に対
応するソレノイド駆動回路１１内のラツチ回路１
２にソレノイド駆動データSKDがラツチされる。
上記ラツチ回路１２にソレノイド駆動データ
SKDがラツチされると、同ラツチ回路１２がラ
ツチしたデータSKDのMSB（“１”信号）をアン
ドゲート１４の一方の入力端へ、他の７ビツトを
駆動信号発生回路１３へ各々出力する。駆動信号
発生回路１３は供給されたソレノイド駆動データ
SKDに対応するパルス幅を有する一定周期のソ
レノイド駆動信号を作成し、アンドゲート１４の
他方の入力端へ供給する。この時、アンドゲート
１４は、その一方の入力端へ“１”信号が供給さ
れていることから開状態にある。したがつて、ア
ンドゲート１４の他方の入力端へ供給されたソレ
ノイド駆動信号は同アンドゲート１４およびバツ
フアアンプ１５を介して、キーF3に設けられた
ソレノイド１へ供給される。これにより、キー
F3のソレノイド１が駆動され、キーF3が駆動さ
れる。
次に、記憶部２から読出された演奏データED
−２の時間データTDに対応する時間が経過する
と、制御回路５が次の演奏データEDを記憶部２
から読出す。以後、制御回路５は読出した演奏デ
ータEDの時間データTDに対応する時間を計測
すると共に、時間計測が終了した演奏データED
−２の処理を行う。すなわち、オン／オフ識別コ
ード“０”に基づいてキーオフを検知し、MSB
が“０”のソレノイド駆動データSKDを作成す
る。次いで、前述した場合と同様に、演奏データ
ED−２のキーアドレスSAD（キーF3のキーアド
レスSAD）およびソレノイド駆動データSKDを
順次出力し、またロード信号LD１〜LD３を出力
する（第４図参照）。これにより、キーF3に対応
するソレノイド駆動回路１１のラツチ回路１２
へ、MSBが“０”のソレノイド駆動信号SKDが
読込まれ、この結果、同ソレノイド駆動回路１１
のアンドゲート１４がオフとされ、キーF3の駆
動状態が解除される。以下、上述した動作が繰り
返えされ、ピアノが自動的に演奏される。
−２の時間データTDに対応する時間が経過する
と、制御回路５が次の演奏データEDを記憶部２
から読出す。以後、制御回路５は読出した演奏デ
ータEDの時間データTDに対応する時間を計測
すると共に、時間計測が終了した演奏データED
−２の処理を行う。すなわち、オン／オフ識別コ
ード“０”に基づいてキーオフを検知し、MSB
が“０”のソレノイド駆動データSKDを作成す
る。次いで、前述した場合と同様に、演奏データ
ED−２のキーアドレスSAD（キーF3のキーアド
レスSAD）およびソレノイド駆動データSKDを
順次出力し、またロード信号LD１〜LD３を出力
する（第４図参照）。これにより、キーF3に対応
するソレノイド駆動回路１１のラツチ回路１２
へ、MSBが“０”のソレノイド駆動信号SKDが
読込まれ、この結果、同ソレノイド駆動回路１１
のアンドゲート１４がオフとされ、キーF3の駆
動状態が解除される。以下、上述した動作が繰り
返えされ、ピアノが自動的に演奏される。
なお、この発明は、上述したピアノ自動演奏装
置に限らず、他の鍵盤楽器の自動演奏装置にも適
用し得ることは勿論である。
置に限らず、他の鍵盤楽器の自動演奏装置にも適
用し得ることは勿論である。
以上説明したように、この発明による自動演奏
装置は、キーアドレスおよびソレノイド駆動デー
タを時分割で出力するデータ出力回路と、このデ
ータ出力回路から出力されるキーアドレスおよび
ソレノイド駆動データをラツチする第１ラツチ回
路と、キーアドレスをラツチする第２ラツチ回路
と、ソレノイド駆動データをラツチするキーと同
数の第３ラツチ回路と、この第３ラツチ回路の出
力に基づいてソレノイド駆動信号を作成する駆動
信号発生回路とを有しているので、各キーの打鍵
強度をキー毎に指定することができる利点が得ら
れる。
装置は、キーアドレスおよびソレノイド駆動デー
タを時分割で出力するデータ出力回路と、このデ
ータ出力回路から出力されるキーアドレスおよび
ソレノイド駆動データをラツチする第１ラツチ回
路と、キーアドレスをラツチする第２ラツチ回路
と、ソレノイド駆動データをラツチするキーと同
数の第３ラツチ回路と、この第３ラツチ回路の出
力に基づいてソレノイド駆動信号を作成する駆動
信号発生回路とを有しているので、各キーの打鍵
強度をキー毎に指定することができる利点が得ら
れる。
第１図は従来のピアノ自動演奏装置における演
奏データの記録状態を示す図、第２図はこの発明
の一実施例の構成を示す図、第３図イ，ロは各々
同実施例において用いられる演奏データの形式を
示す図、第４図イはキーアドレスSADおよびソ
レノイド駆動データSKDが出力されるタイミン
グを示す図、第４図ロ〜ニは各々ロード信号LD
１〜LD３が出力されるタイミングを示す図であ
る。 ３…データ出力回路、７…第１ラツチ回路、８
…第２ラツチ回路、１２…第３ラツチ回路、１３
…駆動信号発生回路。
奏データの記録状態を示す図、第２図はこの発明
の一実施例の構成を示す図、第３図イ，ロは各々
同実施例において用いられる演奏データの形式を
示す図、第４図イはキーアドレスSADおよびソ
レノイド駆動データSKDが出力されるタイミン
グを示す図、第４図ロ〜ニは各々ロード信号LD
１〜LD３が出力されるタイミングを示す図であ
る。 ３…データ出力回路、７…第１ラツチ回路、８
…第２ラツチ回路、１２…第３ラツチ回路、１３
…駆動信号発生回路。
Claims (1)
- １ 駆動すべきキーに対応するキーアドレスおよ
び該キーの打鍵強度に対応するソレノイド駆動デ
ータを各々時分割で出力するデータ出力回路と、
このデータ出力回路から出力される前記キーアド
レスおよびソレノイド駆動データをラツチする第
１ラツチ回路と、この第１ラツチ回路から出力さ
れる前記キーアドレスをラツチする第２ラツチ回
路と、前記第１ラツチ回路から出力されるソレノ
イド駆動データをラツチするキーと同数の第３ラ
ツチ回路と、これらの第３ラツチ回路の各々に対
応して設けられ、各第３ラツチ回路の出力に基づ
いてソレノイド駆動信号を作成する駆動信号発生
回路と、これらの駆動信号発生回路の出力によつ
て駆動されるキー駆動用のソレノイドとを具備
し、前記第１ラツチ回路から出力されるソレノイ
ド駆動データは前記第２ラツチ回路から出力され
るキーアドレスによつて指定される前記第３ラツ
チ回路にラツチされることを特徴とする楽器自動
演奏装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194806A JPS5897176A (ja) | 1981-12-03 | 1981-12-03 | 楽器自動演奏装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194806A JPS5897176A (ja) | 1981-12-03 | 1981-12-03 | 楽器自動演奏装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897176A JPS5897176A (ja) | 1983-06-09 |
| JPH0136953B2 true JPH0136953B2 (ja) | 1989-08-03 |
Family
ID=16330561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194806A Granted JPS5897176A (ja) | 1981-12-03 | 1981-12-03 | 楽器自動演奏装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897176A (ja) |
-
1981
- 1981-12-03 JP JP56194806A patent/JPS5897176A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897176A (ja) | 1983-06-09 |
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