JPH0136954B2 - - Google Patents
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- JPH0136954B2 JPH0136954B2 JP56194807A JP19480781A JPH0136954B2 JP H0136954 B2 JPH0136954 B2 JP H0136954B2 JP 56194807 A JP56194807 A JP 56194807A JP 19480781 A JP19480781 A JP 19480781A JP H0136954 B2 JPH0136954 B2 JP H0136954B2
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- Japan
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- latch circuit
- key
- circuit
- solenoid
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- 230000007257 malfunction Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10F—AUTOMATIC MUSICAL INSTRUMENTS
- G10F1/00—Automatic musical instruments
- G10F1/02—Pianofortes with keyboard
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
この発明はピアノ自動演奏装置に係り、特に、
雑音等による誤動作を防止する誤動作防止方法に
関する。
雑音等による誤動作を防止する誤動作防止方法に
関する。
近年、ピアノを自動的に演奏するピアノ自動演
奏装置が開発されている。この装置は、ピアノの
各キー（鍵）に各々キー駆動用のソレノイドを設
け、これらのソレノイドを、カセツトテープある
いはフロツピイデイスク等の記憶部に記憶されて
いる演奏データに基づいて駆動することにより、
ピアノを自動的に演奏するものである。
奏装置が開発されている。この装置は、ピアノの
各キー（鍵）に各々キー駆動用のソレノイドを設
け、これらのソレノイドを、カセツトテープある
いはフロツピイデイスク等の記憶部に記憶されて
いる演奏データに基づいて駆動することにより、
ピアノを自動的に演奏するものである。
ところで、このピアノ自動演奏装置における内
部回路が雑音等によつて誤動作を起こすと、記憶
部に記憶されている楽音以外の楽音が発生した
り、最悪の場合はソレノイドに許容時間以上信号
が印加され、ソレノイドを焼損するという問題が
生じる。
部回路が雑音等によつて誤動作を起こすと、記憶
部に記憶されている楽音以外の楽音が発生した
り、最悪の場合はソレノイドに許容時間以上信号
が印加され、ソレノイドを焼損するという問題が
生じる。
そこでこの発明は、雑音等に基づく操作子の誤
動作を防止することができるピアノ自動演奏装置
における誤動作防止方法を提供することを目的と
している。
動作を防止することができるピアノ自動演奏装置
における誤動作防止方法を提供することを目的と
している。
なおこの発明において操作子とは、ピアノのキ
ーおよびペダルの総称である。
ーおよびペダルの総称である。
以下、図面を参照しこの発明の一実施例を詳細
に説明する。第１図はこの発明による方法を適用
したピアノ自動演奏装置の構成を示すブロツク図
である。この図において符号１は各キーに各々近
接して設けられたキー駆動用のソレノイドであ
り、この図に示す回路は、これらのソレノイドを
記憶部２に記憶されている演奏データに基づいて
駆動し、ピアノを自動的に演奏するものである。
に説明する。第１図はこの発明による方法を適用
したピアノ自動演奏装置の構成を示すブロツク図
である。この図において符号１は各キーに各々近
接して設けられたキー駆動用のソレノイドであ
り、この図に示す回路は、これらのソレノイドを
記憶部２に記憶されている演奏データに基づいて
駆動し、ピアノを自動的に演奏するものである。
すなわち、この図において、符号３はキーを指
定するためのキーアドレスSADおよびソレノイ
ド１を駆動するためのソレノイド駆動データ
SKDを楽曲の進行順に時分割で出力するデータ
出力回路であり、記憶部２、操作部４および制御
回路５から構成されている。記憶部２は予め各ソ
レノイド１を駆動するための演奏データが楽曲の
進行順に記憶されているメモリである。ここで、
記憶部２に記憶されている演奏データについて説
明する。まず、キーオンを指定する演奏データ
ED−１は、第２図イに示すように、オン／オフ
識別コード“１”と、キーコードKCと、打鍵強
度データSDと、時間データTDとから構成され
る。この場合、打鍵強度データSDはキーの打鍵
強度、すなわち、ソレノイド１のプランジヤの駆
動速度に対応するデータであり、また、時間デー
タTDはキーを駆動すべき時刻に関するデータで
ある。一方、キーオフを指定する演奏データED
−２は、第２図ロに示すように、オン／オフ識別
コード“０”と、キーコードKCと、時間データ
TDとから構成される。そして、記憶部２には、
これらの演奏データEDが、順次、演奏順に記憶
されている。
定するためのキーアドレスSADおよびソレノイ
ド１を駆動するためのソレノイド駆動データ
SKDを楽曲の進行順に時分割で出力するデータ
出力回路であり、記憶部２、操作部４および制御
回路５から構成されている。記憶部２は予め各ソ
レノイド１を駆動するための演奏データが楽曲の
進行順に記憶されているメモリである。ここで、
記憶部２に記憶されている演奏データについて説
明する。まず、キーオンを指定する演奏データ
ED−１は、第２図イに示すように、オン／オフ
識別コード“１”と、キーコードKCと、打鍵強
度データSDと、時間データTDとから構成され
る。この場合、打鍵強度データSDはキーの打鍵
強度、すなわち、ソレノイド１のプランジヤの駆
動速度に対応するデータであり、また、時間デー
タTDはキーを駆動すべき時刻に関するデータで
ある。一方、キーオフを指定する演奏データED
−２は、第２図ロに示すように、オン／オフ識別
コード“０”と、キーコードKCと、時間データ
TDとから構成される。そして、記憶部２には、
これらの演奏データEDが、順次、演奏順に記憶
されている。
操作子４は、自動演奏のスタートを指示するス
タートスイツチ、自動演奏の停止を指示するスト
ツプスイツチ、音量を指示する音量スイツチ等を
有して構成されるもので、各スイツチの出力は制
御回路５へ供給される。
タートスイツチ、自動演奏の停止を指示するスト
ツプスイツチ、音量を指示する音量スイツチ等を
有して構成されるもので、各スイツチの出力は制
御回路５へ供給される。
制御回路５は記憶部２から演奏データEDを順
次読出し、読出した演奏データEDに基づいて、
キーアドレスSAD（７ビツト）およびソレノイド
駆動データSKD（８ビツト）を時分割で出力する
と共に、ロード信号LD1〜LD3を出力する回路で
ある。この場合、ソレノイド駆動データSKDは
打鍵強度データSDに基づいて作成されるデータ
であり、その最上位ビツト（MSB）がソレノイ
ド１のオン／オフを指示するビツトとなり、他の
７ビツトがソレノイド１を駆動するためのデータ
となる。なお、この制御回路５については後に詳
述する。
次読出し、読出した演奏データEDに基づいて、
キーアドレスSAD（７ビツト）およびソレノイド
駆動データSKD（８ビツト）を時分割で出力する
と共に、ロード信号LD1〜LD3を出力する回路で
ある。この場合、ソレノイド駆動データSKDは
打鍵強度データSDに基づいて作成されるデータ
であり、その最上位ビツト（MSB）がソレノイ
ド１のオン／オフを指示するビツトとなり、他の
７ビツトがソレノイド１を駆動するためのデータ
となる。なお、この制御回路５については後に詳
述する。
ラツチ回路７（第１ラツチ回路）は、そのロー
ド端子Ｌへロード信号LD1が供給された時、制御
回路５から出力されているキーアドレスSADま
たはソレノイド駆動データSKDをラツチするも
ので、その出力はラツチ回路８（第３ラツチ回
路）へ供給される。ラツチ回路８は、そのロード
端子Ｌへロード信号LD2が供給された時、ラツチ
回路７から出力されているデータをラツチするも
ので、その出力はデコーダ９へ供給される。デコ
ーダ９はラツチ回路８の出力をデコードするもの
で、このデコーダ９の各出力は各々、各ソレノイ
ド１に対応して設けられたソレノイド駆動回路１
１のラツチ回路１２（第２ラツチ回路）のエネー
ブル端子Ｅへ供給される。
ド端子Ｌへロード信号LD1が供給された時、制御
回路５から出力されているキーアドレスSADま
たはソレノイド駆動データSKDをラツチするも
ので、その出力はラツチ回路８（第３ラツチ回
路）へ供給される。ラツチ回路８は、そのロード
端子Ｌへロード信号LD2が供給された時、ラツチ
回路７から出力されているデータをラツチするも
ので、その出力はデコーダ９へ供給される。デコ
ーダ９はラツチ回路８の出力をデコードするもの
で、このデコーダ９の各出力は各々、各ソレノイ
ド１に対応して設けられたソレノイド駆動回路１
１のラツチ回路１２（第２ラツチ回路）のエネー
ブル端子Ｅへ供給される。
ソレノイド駆動回路１１はラツチ回路１２、駆
動信号発生回路１３、アンドゲート１４、バツフ
アアンプ１５から構成されるもので、バツフアア
ンプ１５の出力がソレノイド１へ供給される。ラ
ツチ回路１２はそのエネーブル端子Ｅへ“１”信
号信号が供給されると、データラツチ可能状態と
なり、この状態においてそのロード端子Ｌへロー
ド信号LD3が供給されると、ラツチ回路７の出力
をラツチする。そして、ラツチしたデータの
MSBをアンドゲート１４の一方の入力端へ供給
し、また、他の７ビツトを駆動信号発生回路１３
へ供給する。駆動信号発生回路１３は、ラツチ回
路１２から供給されるデータに対応するパルス幅
を有する一定周期のソレノイド駆動信号を作成
し、アンドゲート１４およびバツフアアンプ１５
を介してソレノイド１へ供給する。これにより、
ソレノイド１が駆動される。
動信号発生回路１３、アンドゲート１４、バツフ
アアンプ１５から構成されるもので、バツフアア
ンプ１５の出力がソレノイド１へ供給される。ラ
ツチ回路１２はそのエネーブル端子Ｅへ“１”信
号信号が供給されると、データラツチ可能状態と
なり、この状態においてそのロード端子Ｌへロー
ド信号LD3が供給されると、ラツチ回路７の出力
をラツチする。そして、ラツチしたデータの
MSBをアンドゲート１４の一方の入力端へ供給
し、また、他の７ビツトを駆動信号発生回路１３
へ供給する。駆動信号発生回路１３は、ラツチ回
路１２から供給されるデータに対応するパルス幅
を有する一定周期のソレノイド駆動信号を作成
し、アンドゲート１４およびバツフアアンプ１５
を介してソレノイド１へ供給する。これにより、
ソレノイド１が駆動される。
次に、上記構成による回路の動作を説明する。
操作者が操作部４のスタートスイツチを押す
と、制御回路５が、まず記憶部２の先頭番地に記
憶されている演奏データEDを読出す。ここで、
読出された演奏データEDが第２図イに示す演奏
データED−１であるとし、また、この演奏デー
タED−１のキーコードKCがキーF3（第３オクタ
ーブＦ音のキー）のキーアドレスSADであると
する。以後、制御回路５はクロスパルスに基づい
て演奏データED−１の時間データTDに対応す
る時間を計測する。そして、時間データTDに対
応する時間が経過した時点で、次の演奏データ
EDを読出す。ここで、読出された演奏データED
が第２図ロに示す演奏データED−２であるとし、
また、その演奏データED−２のキーコードKCが
キーF3のキーアドレスSADであるとする。以後、
制御回路５は上記演奏データED−２の時間デー
タTDに対応する時間を計測すると共に、時間計
測が終了した前記演奏データED−１のキーコー
ドKCおよび打鍵強度データSDの処理を行う。す
なわち、まず打鍵強度データSDをソレノイド１
の特性およびオン／オフ識別コード“１”に基づ
いて変換し、MSBが“１”のソレノイド駆動デ
ータSKDを得る。次に、キーアドレスSADを第
３図イに示す時間T1の間ラツチ回路７へ出力し、
次いで、同図に示す時に時間T2（T2＝T1）の間
ソレノイド駆動データSKDをラツチ回路７へ出
力する。また、時間T1の前半部および時間T2の
前半部において第４図ロに示すロード信号LD1を
ラツチ回路７のロード端子Ｌへ出力する。また、
時間T1の後半部において第４図ハに示すロード
信号LD2をラツチ回路８のロード端子Ｌへ出力す
る。また、時間T2の後半部において第４図ニに
示すロード信号LD3を各ラツチ回路１２のロード
端子Ｌへ出力する。時間T1の前半部においてロ
ード信号LD1が出力されると、キーアドレス
SADがラツチ回路７にラツチされる。次いで、
ロード信号LD2が出力されると、同キーアドレス
SADがラツチ回路８にラツチされ、このラツチ
されたキーアドレスSADがデコーダ９へ供給さ
れる。デコーダ９はキーアドレスSAD（キーF3の
キーアドレスSAD）をデコードし、キーF3に対
応するするソレノイド駆動回路１１のラツチ回路
１２のエネーブル端子Ｅへ“１”信号を出力す
る。これにより、同ラツチ回路１２がエネーブル
状態となる。次いで、時間T2の前半においてロ
ード信号LD1が出力されると、ラツチ回路７にソ
レノイド駆動データSKDがラツチされ、ラツチ
されたソレノイド駆動データSKDが各ラツチ回
路１２へ供給される。次いでロード信号LD3が出
力され、各ラツチ回路１２のロード端子Ｌへ供給
されると、現在エネーブル状態にあるラツチ回路
１２、すなわち、キーF3に対応するソレノイド
駆動回路１１内のラツチ回路１２にソレノイド駆
動データSKDがラツチされる。上記ラツチ回路
１２にソレノイド駆動データSKDがラツチされ
ると、同ラツチ回路１２がラツチしたデータ
SKDのMSB（“１”信号）をアンドゲート１４の
一方の入力端へ、他の７ビツトを駆動信号発生回
路１３へ各々出力する。駆動信号発生回路１３は
供給されたソレノイド駆動データSKDに対応す
るパルス幅を有する一定周期のソレノイド駆動信
号を作成し、アンドゲート１４の他方の入力端へ
供給する。この時、アンドゲート１４は、その一
方の入力端へ“１”信号が供給されていることか
ら開状態にある。したがつて、アンドゲート１４
の他方の入力端へ供給されたソレノイド駆動信号
は同アンドゲート１４およびバツフアアンプ１５
を介して、キーF3に設けられたソレノイド１へ
供給される。これにより、キーF3のソレノイド
１が駆動され、キーF3が駆動される。
と、制御回路５が、まず記憶部２の先頭番地に記
憶されている演奏データEDを読出す。ここで、
読出された演奏データEDが第２図イに示す演奏
データED−１であるとし、また、この演奏デー
タED−１のキーコードKCがキーF3（第３オクタ
ーブＦ音のキー）のキーアドレスSADであると
する。以後、制御回路５はクロスパルスに基づい
て演奏データED−１の時間データTDに対応す
る時間を計測する。そして、時間データTDに対
応する時間が経過した時点で、次の演奏データ
EDを読出す。ここで、読出された演奏データED
が第２図ロに示す演奏データED−２であるとし、
また、その演奏データED−２のキーコードKCが
キーF3のキーアドレスSADであるとする。以後、
制御回路５は上記演奏データED−２の時間デー
タTDに対応する時間を計測すると共に、時間計
測が終了した前記演奏データED−１のキーコー
ドKCおよび打鍵強度データSDの処理を行う。す
なわち、まず打鍵強度データSDをソレノイド１
の特性およびオン／オフ識別コード“１”に基づ
いて変換し、MSBが“１”のソレノイド駆動デ
ータSKDを得る。次に、キーアドレスSADを第
３図イに示す時間T1の間ラツチ回路７へ出力し、
次いで、同図に示す時に時間T2（T2＝T1）の間
ソレノイド駆動データSKDをラツチ回路７へ出
力する。また、時間T1の前半部および時間T2の
前半部において第４図ロに示すロード信号LD1を
ラツチ回路７のロード端子Ｌへ出力する。また、
時間T1の後半部において第４図ハに示すロード
信号LD2をラツチ回路８のロード端子Ｌへ出力す
る。また、時間T2の後半部において第４図ニに
示すロード信号LD3を各ラツチ回路１２のロード
端子Ｌへ出力する。時間T1の前半部においてロ
ード信号LD1が出力されると、キーアドレス
SADがラツチ回路７にラツチされる。次いで、
ロード信号LD2が出力されると、同キーアドレス
SADがラツチ回路８にラツチされ、このラツチ
されたキーアドレスSADがデコーダ９へ供給さ
れる。デコーダ９はキーアドレスSAD（キーF3の
キーアドレスSAD）をデコードし、キーF3に対
応するするソレノイド駆動回路１１のラツチ回路
１２のエネーブル端子Ｅへ“１”信号を出力す
る。これにより、同ラツチ回路１２がエネーブル
状態となる。次いで、時間T2の前半においてロ
ード信号LD1が出力されると、ラツチ回路７にソ
レノイド駆動データSKDがラツチされ、ラツチ
されたソレノイド駆動データSKDが各ラツチ回
路１２へ供給される。次いでロード信号LD3が出
力され、各ラツチ回路１２のロード端子Ｌへ供給
されると、現在エネーブル状態にあるラツチ回路
１２、すなわち、キーF3に対応するソレノイド
駆動回路１１内のラツチ回路１２にソレノイド駆
動データSKDがラツチされる。上記ラツチ回路
１２にソレノイド駆動データSKDがラツチされ
ると、同ラツチ回路１２がラツチしたデータ
SKDのMSB（“１”信号）をアンドゲート１４の
一方の入力端へ、他の７ビツトを駆動信号発生回
路１３へ各々出力する。駆動信号発生回路１３は
供給されたソレノイド駆動データSKDに対応す
るパルス幅を有する一定周期のソレノイド駆動信
号を作成し、アンドゲート１４の他方の入力端へ
供給する。この時、アンドゲート１４は、その一
方の入力端へ“１”信号が供給されていることか
ら開状態にある。したがつて、アンドゲート１４
の他方の入力端へ供給されたソレノイド駆動信号
は同アンドゲート１４およびバツフアアンプ１５
を介して、キーF3に設けられたソレノイド１へ
供給される。これにより、キーF3のソレノイド
１が駆動され、キーF3が駆動される。
次に、記憶部２から読出された演奏データED
−２の時間データTDに対応する時間（第３図イ
に示す時間T3）が経過すると、制御回路５が次
の演奏データEDを記憶部２から読出す。以後、
制御回路５は読出した演奏データEDの時間デー
タTDに対応する時間を計測すると共に、時間計
測が終了した演奏データED−２の処理を行う。
すなわち、オン／オフ識別コード“０”に基づい
てキーオフを検知し、MSBが“０”のソレノイ
ド駆動データSKDを作成する。次いで、前述し
た場合と同様に、演奏データED−２のキーアド
レスSAD（キーF3のキーアドレスSAD）およびソ
レノイド駆動データSKDを順次出力し、またロ
ード信号LD1〜LD3を出力する。これにより、キ
ーF3に対応するソレノイド駆動回路１１のラツ
チ回路１２へ、MSBが“０”のソレノイド駆動
信号SKDが読込まれ、この結果、同ソレノイド
駆動回路１１のアンドゲート１４がオフとされ、
キーF3の駆動状態が解除される。以下、上述し
た動作が繰り返えされ、ピアノが自動的に演奏さ
れる。
−２の時間データTDに対応する時間（第３図イ
に示す時間T3）が経過すると、制御回路５が次
の演奏データEDを記憶部２から読出す。以後、
制御回路５は読出した演奏データEDの時間デー
タTDに対応する時間を計測すると共に、時間計
測が終了した演奏データED−２の処理を行う。
すなわち、オン／オフ識別コード“０”に基づい
てキーオフを検知し、MSBが“０”のソレノイ
ド駆動データSKDを作成する。次いで、前述し
た場合と同様に、演奏データED−２のキーアド
レスSAD（キーF3のキーアドレスSAD）およびソ
レノイド駆動データSKDを順次出力し、またロ
ード信号LD1〜LD3を出力する。これにより、キ
ーF3に対応するソレノイド駆動回路１１のラツ
チ回路１２へ、MSBが“０”のソレノイド駆動
信号SKDが読込まれ、この結果、同ソレノイド
駆動回路１１のアンドゲート１４がオフとされ、
キーF3の駆動状態が解除される。以下、上述し
た動作が繰り返えされ、ピアノが自動的に演奏さ
れる。
以上が記憶部２から読出された演奏データED
に基づいてキーが駆動される過程である。ところ
で、この自動演奏装置においては、雑音等による
誤動作を防止するために次の処置が採られてい
る。
に基づいてキーが駆動される過程である。ところ
で、この自動演奏装置においては、雑音等による
誤動作を防止するために次の処置が採られてい
る。
すなわち、制御回路５はキーアドレスSADお
よびソレノイド駆動データSKDを出力していな
い時間帯において、第３図イに示すようにセーフ
データSFDをラツチ回路７へ出力する。ここで、
セーフデータSFDとはキーアドレスに割当てら
れたアドレス以外のデータであり、かつ、このセ
ーフデータSFDがラツチ回路１２に読込まれた
場合、アンドゲート１４を閉状態とするデータで
ある。さらに具体的に言えば、MSBが“０”で
他のビツトが全て“１”のデータ「01111111」で
ある。そして、制御回路５はこのセーフデータ
SFDを出力した後、ロード信号LD1、LD2を順次
出力し（第３図ロ、ハ）、このセーフデータSFD
をラツチ回路７および８にラツチさせる。
よびソレノイド駆動データSKDを出力していな
い時間帯において、第３図イに示すようにセーフ
データSFDをラツチ回路７へ出力する。ここで、
セーフデータSFDとはキーアドレスに割当てら
れたアドレス以外のデータであり、かつ、このセ
ーフデータSFDがラツチ回路１２に読込まれた
場合、アンドゲート１４を閉状態とするデータで
ある。さらに具体的に言えば、MSBが“０”で
他のビツトが全て“１”のデータ「01111111」で
ある。そして、制御回路５はこのセーフデータ
SFDを出力した後、ロード信号LD1、LD2を順次
出力し（第３図ロ、ハ）、このセーフデータSFD
をラツチ回路７および８にラツチさせる。
このような処置をとつておくと次の様な利点が
得られる。まず、ラツチ回路８にラツチされたセ
ーフデータSFD「01111111」はキーアドレス以外
のデータであり、したがつて、このセーフデータ
SFDがデコーダ９へ供給されると、デコーダ９
の各出力（ラツチ回路１２に供給される出力）が
全て“０”となり全てのラツチ回路１２がデイス
エーブル状態となる。この結果、たとえロード信
号LD3の信号ラインに雑音が誘導されても（第３
図ニにおける符号P1参照）、ラツチ回路１２に誤
つたデータがラツチされることがなく、ソレノイ
ド２の誤動作を防止することができる。また、例
えばロード信号LD2の信号ラインに雑音が誘導さ
れた場合においても（第３図ハにおける符号P2
参照）、ラツチ回路８にラツチされるのはラツチ
回路７の出力、すなわち、セーフデータSFDで
あり、したがつて、いずれのラツチ回路１２もエ
ネーブル状態になることはない。さらに、何らか
の原因でラツチ回路７の出力（セーフデータ
SFD）がラツチ回路１２に誤つてラツチされて
しまつた場合においても、セーフデータSFDの
MSBが“０”であることから、ソレノイド１が
オフとされるだけである。すなわち、ソレノイド
１に許容時間以上ソレノイド駆動信号が印加さ
れ、ソレノイド１が焼損するという不都合を避け
ることができる。
得られる。まず、ラツチ回路８にラツチされたセ
ーフデータSFD「01111111」はキーアドレス以外
のデータであり、したがつて、このセーフデータ
SFDがデコーダ９へ供給されると、デコーダ９
の各出力（ラツチ回路１２に供給される出力）が
全て“０”となり全てのラツチ回路１２がデイス
エーブル状態となる。この結果、たとえロード信
号LD3の信号ラインに雑音が誘導されても（第３
図ニにおける符号P1参照）、ラツチ回路１２に誤
つたデータがラツチされることがなく、ソレノイ
ド２の誤動作を防止することができる。また、例
えばロード信号LD2の信号ラインに雑音が誘導さ
れた場合においても（第３図ハにおける符号P2
参照）、ラツチ回路８にラツチされるのはラツチ
回路７の出力、すなわち、セーフデータSFDで
あり、したがつて、いずれのラツチ回路１２もエ
ネーブル状態になることはない。さらに、何らか
の原因でラツチ回路７の出力（セーフデータ
SFD）がラツチ回路１２に誤つてラツチされて
しまつた場合においても、セーフデータSFDの
MSBが“０”であることから、ソレノイド１が
オフとされるだけである。すなわち、ソレノイド
１に許容時間以上ソレノイド駆動信号が印加さ
れ、ソレノイド１が焼損するという不都合を避け
ることができる。
なお、上述したセーフデータSFDの下位７ビ
ツト「1111111」が駆動信号発生回路１３へ供給
されると、同回路１３から最弱音に対応するソレ
ノイド駆動信号が出力される。
ツト「1111111」が駆動信号発生回路１３へ供給
されると、同回路１３から最弱音に対応するソレ
ノイド駆動信号が出力される。
また、上述した実施例においてはピアノのキー
の駆動の場合のみについて説明したが、ピアノの
ペダルの駆動も同様に行なわれる。したがつて、
この発明はピアノのペダルの駆動の場合において
も、勿論適用することができる。
の駆動の場合のみについて説明したが、ピアノの
ペダルの駆動も同様に行なわれる。したがつて、
この発明はピアノのペダルの駆動の場合において
も、勿論適用することができる。
以上説明したように、この発明によれば、第１
ラツチ回路（ラツチ回路７）および第３ラツチ回
路（ラツチ回路８）に、これら第１、第３ラツチ
回路の出力が使用されない時間帯においてセーフ
データを記憶させておくようにしたので、雑音等
に基づく誤動作を防止することができる利点が得
られる。
ラツチ回路（ラツチ回路７）および第３ラツチ回
路（ラツチ回路８）に、これら第１、第３ラツチ
回路の出力が使用されない時間帯においてセーフ
データを記憶させておくようにしたので、雑音等
に基づく誤動作を防止することができる利点が得
られる。
第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図イ、ロは各々同実施例において用
いられる演奏データの形式を示す図、第３図イ〜
ニは各々、同実施例の動作を説明するためのタイ
ミングシヤートである。 ７…第１ラツチ回路、８…第３ラツチ回路、１
２…第２ラツチ回路、SKD…第１のデータ（ソ
レノイド駆動データ）、SAD…第２のデータ（ソ
レノイドアドレス）、SFD…セーフデータ。
ツク図、第２図イ、ロは各々同実施例において用
いられる演奏データの形式を示す図、第３図イ〜
ニは各々、同実施例の動作を説明するためのタイ
ミングシヤートである。 ７…第１ラツチ回路、８…第３ラツチ回路、１
２…第２ラツチ回路、SKD…第１のデータ（ソ
レノイド駆動データ）、SAD…第２のデータ（ソ
レノイドアドレス）、SFD…セーフデータ。
Claims (1)
- １ 操作子を駆動するための第１のデータを記憶
する第１ラツチ回路と、前記第１ラツチ回路の出
力を記憶する複数の第２ラツチ回路と、前記第２
ラツチ回路のいずれかを指定するための第２のデ
ータを記憶する第３ラツチ回路とを具備し、前記
第２のデータによつて指定された前記第２ラツチ
回路に、前記第１ラツチ回路の出力が記憶され、
また、前記第２ラツチ回路の出力に基づいて前記
操作子が駆動されるように構成されたピアノ自動
演奏装置において、前記第１ラツチ回路および第
３ラツチ回路に、前記第２のデータ以外のデータ
であつて、かつ、同データが前記第２ラツチ回路
に記憶されたとき、前記操作子が非駆動状態とさ
れるセーフデータを、前記第１および第３ラツチ
回路の出力が使用されない時間帯において記憶さ
せておくことを特徴とするピアノ自動演奏装置に
おける誤動作防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194807A JPS5897177A (ja) | 1981-12-03 | 1981-12-03 | ピアノ自動演奏装置における誤動作防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194807A JPS5897177A (ja) | 1981-12-03 | 1981-12-03 | ピアノ自動演奏装置における誤動作防止方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897177A JPS5897177A (ja) | 1983-06-09 |
| JPH0136954B2 true JPH0136954B2 (ja) | 1989-08-03 |
Family
ID=16330577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194807A Granted JPS5897177A (ja) | 1981-12-03 | 1981-12-03 | ピアノ自動演奏装置における誤動作防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897177A (ja) |
-
1981
- 1981-12-03 JP JP56194807A patent/JPS5897177A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897177A (ja) | 1983-06-09 |
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