JPS6032432A - Ｐｃｍエンコ−ダのオフセット調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータの圧伸処理を行なうＰＣＭエンコーダの
オフセット調整回路に関するもので、特に、４Ｄコンバ
ータのオフセント調整に関するものである。

〔背月〕

従来ＡＤコンバータｃ以下ＡＤＣと称す）のオフセット
調整は、その変換データを再度ＤＡコンバータ（以下Ｄ
ＡＣと称す）によりアナログ信号化し、その出力電圧値
により調整するか、或いはフルスケール以上の入力にお
いてのクリップ点が上下対称になる様に調整する等の方
法が用いられていたが、前者はＤＡＣのオンセットの影
響により、また後者は目測による誤差等により精密な調
整が困難であるという欠点が有った。

〔発明の目的〕

本発明は前述の欠点を除去するため妃なされたものであ
り、その目的はＡＤＣのオフセット電圧を迅速かつ精密
に調整することのできるＰＣＭエンコーダのオフセット
調整回路を提供することにある。

〔発明の概要〕

本発明は、前記の目的を達成するために、データの圧伸
処理を行なうＰＣＭエンコーダに、ＡＤＣの出力データ
が無信号入力時にディジタル的に零値であるか否かを判
定する回路を設け、零値である判定がなされるようにＡ
ＤＣのオフセット調整するもので、圧伸処理を行なうた
めにＰＣＭエンコーダに本来設けられている比較回路を
時分割的にＡＤＣのオフセット調整にも用いるようにし
た点に特徴がある。

〔発明の実施例〕

以下に、図面を参照して本発明を詳細に説明する。第１
図は本発明の一実施例の回路図である。

第１図において、ＡＤＣｌの出力側は折り返し２通値変
換回路２に接続され、該２通値変換回路の出力側は、比
較回路４の一方の入力端Ａと演算回路５、および２の補
数値変換回路７に接続されている。

比較値記憶回路（以下ＲＯＭと称す）５の出力側は、前
記比較回路４の他方の入力端Ｂに接続され、該比較回路
の出力側はフリツプフロップ（以下、ＦＦと称す）９の
セット端子Ｓと１ビツトラソチ３４に接続されている。

前記演算回路５の出力側はランチ乙に接続され、該ラッ
チの出力側は前記２つの補数値変換回路７の入力に接続
されている。

タイミング回路１０の出力側は、前記ＡＩ）Ｃ１と動作
ステップカウンタ（以下、カウンタと称す）８のクロッ
ク端子ＣＬＫおよびリセット端子Ｒと前記ＦＦｑのリセ
ット端子Ｒに接続されている。

前記カウンタ８の出力側は、前記ＲＯＪ（ｓと前記演算
回路５およびデコーダ３６に接続され、該デコーダの出
力側は前記１ビツトラツチ６４に接続され、該１ビツト
ラツチ３４の出力側は表示器３５に接続されている。

まず、本発明を付加しヨウとする圧伸回路の動作を説明
する。なお、以下においては、１６ビット精度でＡＤ変
換を行ない、１２ビツトに圧伸して伝送するシステムを
例にとって説明する。

ＡＢＣ’　１は入力端子１１に加えられたアナログ信号
をディジタル信号に変換し、１６ビツトの２の補数値デ
ータ１２ヲ出力し、これを折り返し２通値交換回路２に
供給印加する。このデータ１２は折り返し２通値変換回
路２により、１ビツトの符号データ１６及び１５ビソト
の折り返し２進値データ１４に変換される。

そして、１ピントの符号データ１６は２の補数値交換回
路７へ、１５ビツトの折り返し２進値データ１４は比較
回路４と演算回路５に夫々供給印加される。

本システムにおげる圧伸の変換方法を第１表に示す。こ
の変換は、表および第２図のフローチャートに示す様な
ステップで行なえばよい。

第１のステップ（Ｓ’１）では折り返し２進値Ｘ第　１
　表 ａ９が比較値Ｃ１（−３Ｆ）以下か判定し、そうであれ
ば変換式Ｅ１により変換されたデータを出力値Ｘαυと
する。

そうでなければ第２のステップ（Ｓ２）に移りｘ０５が
比較値Ｃ２（＝ＦＦ）以下か判定し、そうであれば変換
式Ｅ２により変換されたデータを出力値ｘ（ｌυとする
。

そうでなげれば第３のステップ（Ｓ３）に移る。

以下同様に、第６のステップ（Ｓ６）まで繰り返せば、
いずれかのステップにおいて１５ビツトの折り返し２進
値ｘＯ！９は１１ピツトのデータｘｔＪυに圧伸変換で
きる。

以上の処理に対応する回路動作全前記第１図に基づいて
説明する。

処理のステップを決定するのはカウンタ８である。カウ
ンタ８の出力１５が”Ｄ″の時、ＲＯＭ３は第１の比較
値Ｃ１（表参照）をデータ１６として出力する。比較回
路４はデータ１４及びデータ１６を比較する。

もしデータ１４がデータ１６以下である時、比較回路４
の出力１７はハイレベルとなり、その他の場合はローレ
ベルとなる。ＦＦｑは圧伸動作が始まる前に、タイミン
グ回路１０よりリセント信号１８が加えられ、そのＱ出
力１９はローレベルになっている。

今比較回路４の出力１７がハイレベルになるとＦＦ９の
セット入力がハイレベルとなり、該ＦＦｑのＱ出力１９
はハイレベルとなる。一方、折り返し２通値変換回路２
がらのデータ１４１Ｃ対して、演算回路５により変換演
算が行なわれる。演算回路５はカウンタ８の出力１５に
対応した変換式による演算全行ない、演算結果をデータ
２０としてラッチ乙に出力する。

今、カウンタ８の出力１５は０”であるから、演算回路
５は前記の表における変換式Ｅ１の演算全行なっている
。ＦＦ９のＱ出力１９がハイレベルとなると、ラッチ６
はその立ち上り時に演算回路５からのデータ２０ヲ記憶
し、これをデータ２１として２の補数値変換回路７に出
力する。

２の補数値変換回路７はデータ１３及びデータ２１７１
２ビツトの２の補数値に変換し、変換結果をデータ２２
として出力端子３６に出力する。前記ＦＦｑの出力１９
は次期圧伸動作開始の為にタイミング回路１０工リリセ
ツト信号１８が加えられるまでハイレベルの状態を保つ
ので、ラッチ６の出力データ２１は以降変化することは
ない。

また、比較回路４の出力がローレベルである時には、こ
の様な変換出力は行なわれず、次のステップに移る。タ
イミング回路１０工りクロック信号２３がカウンタ８に
与えられると、カウンタ８は１だげ加算計数を行ない、
その出力１５は”１”となる。

この結果、前記の表における比較値Ｃ２とデータ１４の
比較および変換式Ｅ２の変換が行なわれる。その時、比
較回路４の出力１７がハイレベルならば、その変換結果
が２の補数値変換回路７からデータ２２として出力され
、また、比較回路４の出力１７がハイレベルでなければ
次のステップへ移る。

以上金繰り返し、カウンタ８の出力１５が０”から”５
″に変化する間に、変換動作がいずれかのステップに於
いて行なわれ、その圧伸変換結果がデータ２２として出
力されるものである。

以上の動作が圧伸動作の１サイクルである。

タイミング回路１０はこのサイクルを繰り返す様ＫＡＤ
変換信号２４ヲＡＤＣ１に、クロック信号２６をカウン
タ８に、リセット信号２５．１８　’ｉカウンタ８とＦ
Ｆ９に夫々出力する。この様子’を第６図に示す。

第３図において、５１１並びにＳ１２が圧伸動作の１サ
イクルである。Ｄｌはリセット信号１８゜２５の波形で
あり、ハイレベル時にカウンタ８は”０°にクリアされ
、ＦＦ９のＱ出力１９はローレベルにクリアされ゛る。

Ｄ２はカウンタ８に加えられるクロック信号２６の波形
、Ｄ３はカウンタ８の計数値出力１５を示す。

また、Ｄ４はＲＯＭ　３Ｌり出力される比較値データ、
Ｄ５はＦＦ　ｑのＱ出力１９の波形である。

第３図の５１１のサイクルにおいてはデータ１４が０３
より太きくＣ４以下であり、Ｓ１２のサイクルにおいて
はＣ１より大きく０２以下であった場合を示している。

Ｄ６は変換式、Ｄｌは変換データ２１の様子を示してい
る。

次に前記第１図に付加された本発明オフセント調整回路
につき説明する。第１図において、ＡＤＣｌのオフセッ
トは電圧源３０．３１およびボリウム３２により得られ
る可変直流電圧を、入力端子１１に加えられるアナログ
信号と入力可変手段としての加算回路３７で重畳するこ
とで調整できる。

第４図はＡＤＣ１０入力電圧（横軸）対変換コード（縦
軸）を示す。理想的には、入力電圧が零値時には変換コ
ードもオール零となるＤｌｏの変換特性としなげればな
らないが、量産時の調整作業時間を考慮すると一般には
ある程度の許容差を設けることが多い。

今下位２ビットの誤差（±０．００６％対フルスケール
）を許容するとした場合は、第４図におけるＤｌｌから
Ｄ１２の範囲内で調羞すれはよい。従って、無信号入力
時にＡＤＣ１の出力データ１２が１６進データで８０［
）０３以下＄ＦＦＦＣ以上と々る様にボリウム３２ヲ調
整すればよい。このデータ範囲を折り返し２進値で表わ
せば＄　００００以上＄０００３以下となる。このデー
タ比較を前記圧伸動作の１サイクル内におけるステップ
において時分割処理を行なう。

なお、第３図において、ステップＳ１３は圧伸動作に関
与しない時間である。従って、この時に第１図における
ＲＯＭ５にオフセット調整限界値である７６進データ５
Ｏａｎｓ（第３図におけるＣ７）をデータ１６として出
力させれば、データ１２が調製範囲内であるか否かを比
較回路４にエリ判定することが可能である。

デコーダ５３は、カウンタ８の出力１５が”６”テアｔ
’ｔ、　ハイレベル時 されている。１ビツトのラッチ３４は前記デコーダ３３
の出力がハイレベルとなった時、比較回路４の出力１７
ヲ記憶し出力する様になされている。

ＬＥＤ等の表示器３５は１ビツトラツチ３４の出方がハ
イレベルであれば点灯するようになされている。

今折り返し２通値変換回路２のデータ１４が前述した調
整範囲外であれば、第３図におけるステップＳ１３内で
は比較回路４の出力はローレベルであるから、１ビツト
ラツチ３４の出力もローレベルであり、表示器３５は点
灯しない。−力調整範囲内にあれば、比較回路４の出力
はハイレベルとなり、その結果表示器３５は点灯する。

従って、調整作業にあたっては表示器３５が点灯するよ
うにボリウム３２を調整すればよい。

以上の説明から明らかなように、本発明によれば、ＡＤ
Ｃのオフセント調整が正しいが否かを該ＡＤＣの変換出
力のディジタル値に与り判定するので、極めて正確なオ
フセット調整ができる。１また、ｐＣＭエンコーダに圧
伸動作を行なうために備わる比較回路を利用して該比較
回路を時分割処理し、データの圧伸処理およびＡＤＣの
オフセット調整全行なうようにしたから、回路部品数の
少ない簡単な回路構成で、ＡＩ）Ｃのオフセット調整を
迅速かつ高精度に行なうことのできるＰＣＩエンコーダ
のオフセット調整回路が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図はｐＣＭエ
ンコーダにおける圧伸回路の圧伸方法を説明するフ・−
チ、一層第３図は圧伸動作及びオフセット調整範囲判定
動作のタイムチャーに第４図はＡＤＣの変換特性図であ
る。 １　・・・・・・・・・・・・　ＡＤＣ２・・・・・−
・・・・・折り返し２通値変換回路３・・・・・・・・
・・・・比較値記憶回路４・・・・・・・・・・・・比
較回路　５・・・・・・・・・・・・演算回路６・・・
・・・・・・・・・ラッチ ７・・・・・・・・・・・・２の補数値変換回路８・・
・・・・・・・・・・カウンタ　９・・−・・・・・・
・・ＦＦ１０・・・・・・・・・タイミング回路３３・
・・・・・・・・デコーダ ３４・・・・・・・・・１ビツトラツチ３５°・・・・
・・・・表示器 駕　３　図 ｔ４−　図 第１頁の続き 白鳥町

Claims (1)

1. 【特許請求の範囲】 （ｌｌ　ＡＤコンバータの出力データを折り返し２進値
   に変換する折り返し２通値変換回路と１、圧伸変換ステ
   ップに対応する比較値を記憶する記憶回路と、前記折り
   返し２通値変換回路から出力された折り返し２進値と前
   記記憶回路から読出された比較値とを比較する比較回路
   と、前記折り返し２通値変換回路から出力された折り返
   し２進値に対する圧伸変換演算を行ｉ５演算回路と、前
   記比較回路の比較結果に応じて前記演算回路の演算結果
   を出力する圧伸回路と、前記記憶回路から圧伸変換ステ
   ップ順に比較値を読出し、該読出した比較値の圧伸変換
   ステップに対応する圧伸変換式で前記演算回路に圧伸変
   換演算を行なわせる圧伸動作ステップカウンメとを有す
   るＰＣＭエンコーダにおいて、前記記憶回路に記憶した
   オフセット調整限界値に相当するオフセット用比較値と
   、前記圧伸動作に引続いて前記記憶回路から読出された
   オフセット用比較値と前記折り返し２通値変換回路がら
   出力された折り返し２進値とを前記比較回路で比較して
   該比較結果から前記ＡＤ二ンバータのオフセット電圧が
   規定範囲にあるか否かを判定する判定手段と、前記判定
   手段の判定結果に基づいて前記ＡＤコンバータの入力を
   変化させてオフセット調整する入力可変手段とを設け、
   前記判定動作を前記圧伸動作と時分割的に行なうことを
   特徴とするＰＣＭエンコーダのオフセット調整回路。 （２）　判定手段をデコーダと１ビツトのラッチおよび
   表示器で構成し、入力可変手段をアナログ信号と可変直
   流電圧とを重畳する加算回路で構成したことを特徴とす
   る特許 範囲第（１）項記載のＰＣＭエンコーダのオフセット調
   整回路。 ｛３》　可変直流電圧を直流電源に接続したポリウムか
   ら取出すことを特徴とする特許 の範囲第（２）項記載のＰＣＭエンコーダのオフセット
   調整回路。