JPH0137889B2 - - Google Patents
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- Publication number
- JPH0137889B2 JPH0137889B2 JP319083A JP319083A JPH0137889B2 JP H0137889 B2 JPH0137889 B2 JP H0137889B2 JP 319083 A JP319083 A JP 319083A JP 319083 A JP319083 A JP 319083A JP H0137889 B2 JPH0137889 B2 JP H0137889B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- oscillator
- output
- pll
- mixer
- Prior art date
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- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 10
- 230000002238 attenuated effect Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
Landscapes
- Circuits Of Receivers In General (AREA)
Description
〔産業上の利用分野〕
この発明は、PLL制御部発振器のデジタル同
調回路の改良に関する。 〔従来の技術〕 従来、受信機の局部発振器をPLL制御とした
デジタル同調方式において、最小周波数の桁を十
分に小さくすることは動作速度とＣ／Ｎの良化に
は困難があり、多重PLL回路や、第１ミクサと
第２ミクサの双方に周波数設定を振り分ける方式
においてもクロススプリアスの発生やＣ／Ｎの悪
化を防止するために多大の犠性を払つている。 〔発明が解決しようとする課題〕 しかし、上述の従来技術においては、クロスス
プリアスの原因は回路内に複数の発振器とミクサ
を有して複雑な周波数関係から生ずる不要周波数
がフイルタで完全に除去できないためであり、
Ｃ／Ｎの悪化は基準周波数が低くなつてキヤリア
中のリツプル除去が困難になる原因が大きい。 本発明はこのようなデジタル同調回路における
欠点を改善する回路の提供を目的とする。 〔課題を解決するための手段〕 本発明におけるすべてのPLL回路の基準周波
数を一個の基準発振器より供給すると共に、各
PLLの基準周波数を高く保つように回路を構成
して、クロススプリアスの発生を防止し、また良
好なＣ／Ｎを得ることができる構成である。 〔実施例〕 本発明のデジタル同調回路の構成を図面に基づ
いて特許請求項第２項を付加した回路（点線で表
示）で説明すると、第１図において基準発振器８
より得られた基準発振周波数（以下、R0と称す）
を適宜分周／逓倍器７ａにより得た基準周波数
（以下、R1と称す）とするPLL６ａに上位周波数
設定の分周コードを入れて、ミクサ段１ａの局部
発振周波数を発振させる。 また、同様にR0を分周／逓倍器７ｂにより得
た基準周波数（以下、R2と称す）とするPLL６
ｂに下位周波数設定の分周コードを入れて得た出
力を分周器５を通して希望周波数ステツプとなる
まで分周して得た出力を、BFO４の出力とミク
サ段１ｃで混合し、第２のミクサ１ｂに入力す
る。ここで、請求項２項の、図面においては点線
で示した回路、つまり、R0を分周／逓倍器７ｃ
により得た基準周波数R3とミクサ段１ｃで混合
して得た周波数を、ミクサ１ｄで混合して信号回
路の第２のミクサ段１ｂの局部発振周波数として
注入し、またBFO４は当然、復調器３にも注入
している。 以上が本発明の受信機回路の主要構成の概要で
あるが、その動作原理を一般解で解析することは
困難なので、第２図において全波受信機の周波数
構成例を示して、本発明の実施が可能であり、か
つ前述の問題点を解決した優れた回路方式である
ことを立証する。 この受信機の受信周波数範囲は０から30MHzで
あり、第１中間周波数75.105MHz、基準発振器８
は15MHzに設定してある。周波数調整の最上桁は
汎用機では1MHzに選ぶことが多いが、本機はア
マチユアバンド使用を考慮して500kHzステツプ
で可変としている。 ミクサ段１ａの局部発振周波数はイメージ除去
の点から中間周波数より高く取るのが望ましいの
で75.1MHzから105.09MHzにしているが、安定度
を考慮して二個のVCOに分担している。該VCO
出力の一部は、ミクサ段Ｍ１で5MHzから19.5M
Hzに変換されBPFを通つて、プログラマブル分
周器Ｄ１で10から39分周し、位相比較器PD１で
基準発振を30分周して得た500kHzのR1と比較し、
差の制御信号をLPFを通してVCOに帰還してい
るが、このPLL６ａの分周比は小さく基準周波
数が高いから、動作は安定でありＣ／Ｎも良い。 このPLL６ａの周波数変化は500kHzステツプ
であるので、もう一方のPLL６ｃ回路で10kHzス
テツプまでの補間しているが、その結果を表１に
例示する。ただし、単純に10kHzステツプのPLL
発振回路では比較基準周波数が10kHzとなり、ル
ープフイルタの時定数の問題があるので、基準発
振器の15MHzを150分周して得た100kHzを比較周
波数とし、その代わりにVCO出力を10分周する
ことにより10kHzステツプを得ている。 VCO３は101MHzから105.9MHzであつて、こ
れと基準発振を６逓倍した90MHzと混合した11M
Hzから15.9MHzをプログラマブル分周器Ｄ２で
110から159分周し、位相比較器PD２で基準発振
を150分周して得た100kHzと位相比較している。 VCO３の出力を10分周して、基準発振器８の
15MHzを４逓倍して得た60MHzと混合して得た
70.1MHzから70.59MHzをPLL６ａ回路のミクサ
段Ｍ１に注入することにより、VCO１の出力周
波数を10kHzステツプで調整できることを表１上
段と表２に例示した。 また、VCO３の出力を10分周し、基準発振器
の15MHzを５逓倍して得た75MHzと、混合して得
た85.1MHzから85.59MHzをPLL６ａ回路のミク
サ段Ｍ１に注入することにより、VCO２の出力
周波数90.1MHzから905.09MHzを10kHzステツプ
で調整できることを表１下段と表２に例示した。 ミクサ段１ａの出力の第１中間周波数は
75.105MHzであるが、同調が10kHzステツプであ
るため、信号は75.1MHzから75.10999MHzの間に
存在するので、この範囲を平坦に通過し、かつ帯
域外はなるべく急峻に減衰する特性が望ましく、
このようなフイルタはVHF帯水晶フイルタとし
て実用されているものが好適である。 第２ミクサ段１ｂに注入するPLL６ｂ回路は
前記10kHzステツプ間を0.01kHzステツプで補間
し、狭帯域の第２中間周波段２ｂに一定周波数の
信号を出力する構成である。
調回路の改良に関する。 〔従来の技術〕 従来、受信機の局部発振器をPLL制御とした
デジタル同調方式において、最小周波数の桁を十
分に小さくすることは動作速度とＣ／Ｎの良化に
は困難があり、多重PLL回路や、第１ミクサと
第２ミクサの双方に周波数設定を振り分ける方式
においてもクロススプリアスの発生やＣ／Ｎの悪
化を防止するために多大の犠性を払つている。 〔発明が解決しようとする課題〕 しかし、上述の従来技術においては、クロスス
プリアスの原因は回路内に複数の発振器とミクサ
を有して複雑な周波数関係から生ずる不要周波数
がフイルタで完全に除去できないためであり、
Ｃ／Ｎの悪化は基準周波数が低くなつてキヤリア
中のリツプル除去が困難になる原因が大きい。 本発明はこのようなデジタル同調回路における
欠点を改善する回路の提供を目的とする。 〔課題を解決するための手段〕 本発明におけるすべてのPLL回路の基準周波
数を一個の基準発振器より供給すると共に、各
PLLの基準周波数を高く保つように回路を構成
して、クロススプリアスの発生を防止し、また良
好なＣ／Ｎを得ることができる構成である。 〔実施例〕 本発明のデジタル同調回路の構成を図面に基づ
いて特許請求項第２項を付加した回路（点線で表
示）で説明すると、第１図において基準発振器８
より得られた基準発振周波数（以下、R0と称す）
を適宜分周／逓倍器７ａにより得た基準周波数
（以下、R1と称す）とするPLL６ａに上位周波数
設定の分周コードを入れて、ミクサ段１ａの局部
発振周波数を発振させる。 また、同様にR0を分周／逓倍器７ｂにより得
た基準周波数（以下、R2と称す）とするPLL６
ｂに下位周波数設定の分周コードを入れて得た出
力を分周器５を通して希望周波数ステツプとなる
まで分周して得た出力を、BFO４の出力とミク
サ段１ｃで混合し、第２のミクサ１ｂに入力す
る。ここで、請求項２項の、図面においては点線
で示した回路、つまり、R0を分周／逓倍器７ｃ
により得た基準周波数R3とミクサ段１ｃで混合
して得た周波数を、ミクサ１ｄで混合して信号回
路の第２のミクサ段１ｂの局部発振周波数として
注入し、またBFO４は当然、復調器３にも注入
している。 以上が本発明の受信機回路の主要構成の概要で
あるが、その動作原理を一般解で解析することは
困難なので、第２図において全波受信機の周波数
構成例を示して、本発明の実施が可能であり、か
つ前述の問題点を解決した優れた回路方式である
ことを立証する。 この受信機の受信周波数範囲は０から30MHzで
あり、第１中間周波数75.105MHz、基準発振器８
は15MHzに設定してある。周波数調整の最上桁は
汎用機では1MHzに選ぶことが多いが、本機はア
マチユアバンド使用を考慮して500kHzステツプ
で可変としている。 ミクサ段１ａの局部発振周波数はイメージ除去
の点から中間周波数より高く取るのが望ましいの
で75.1MHzから105.09MHzにしているが、安定度
を考慮して二個のVCOに分担している。該VCO
出力の一部は、ミクサ段Ｍ１で5MHzから19.5M
Hzに変換されBPFを通つて、プログラマブル分
周器Ｄ１で10から39分周し、位相比較器PD１で
基準発振を30分周して得た500kHzのR1と比較し、
差の制御信号をLPFを通してVCOに帰還してい
るが、このPLL６ａの分周比は小さく基準周波
数が高いから、動作は安定でありＣ／Ｎも良い。 このPLL６ａの周波数変化は500kHzステツプ
であるので、もう一方のPLL６ｃ回路で10kHzス
テツプまでの補間しているが、その結果を表１に
例示する。ただし、単純に10kHzステツプのPLL
発振回路では比較基準周波数が10kHzとなり、ル
ープフイルタの時定数の問題があるので、基準発
振器の15MHzを150分周して得た100kHzを比較周
波数とし、その代わりにVCO出力を10分周する
ことにより10kHzステツプを得ている。 VCO３は101MHzから105.9MHzであつて、こ
れと基準発振を６逓倍した90MHzと混合した11M
Hzから15.9MHzをプログラマブル分周器Ｄ２で
110から159分周し、位相比較器PD２で基準発振
を150分周して得た100kHzと位相比較している。 VCO３の出力を10分周して、基準発振器８の
15MHzを４逓倍して得た60MHzと混合して得た
70.1MHzから70.59MHzをPLL６ａ回路のミクサ
段Ｍ１に注入することにより、VCO１の出力周
波数を10kHzステツプで調整できることを表１上
段と表２に例示した。 また、VCO３の出力を10分周し、基準発振器
の15MHzを５逓倍して得た75MHzと、混合して得
た85.1MHzから85.59MHzをPLL６ａ回路のミク
サ段Ｍ１に注入することにより、VCO２の出力
周波数90.1MHzから905.09MHzを10kHzステツプ
で調整できることを表１下段と表２に例示した。 ミクサ段１ａの出力の第１中間周波数は
75.105MHzであるが、同調が10kHzステツプであ
るため、信号は75.1MHzから75.10999MHzの間に
存在するので、この範囲を平坦に通過し、かつ帯
域外はなるべく急峻に減衰する特性が望ましく、
このようなフイルタはVHF帯水晶フイルタとし
て実用されているものが好適である。 第２ミクサ段１ｂに注入するPLL６ｂ回路は
前記10kHzステツプ間を0.01kHzステツプで補間
し、狭帯域の第２中間周波段２ｂに一定周波数の
信号を出力する構成である。
【表】
Claims (1)
- 【特許請求の範囲】 １ (イ) １個の基準発振器を基準とする基準周波
数により制御されるPLLまたは多重PLL回路
でなり、主PLL回路を制御する粗ステツプ用
PLL回路の基準周波数は、前記主PLL回路の
ループフイルタの遮断周波数より充分高いもの
とし、前記粗ステツプ用PLLの出力に残留す
る前記粗ステツプ用PLLの基準周波数発振器、
もしくはその高調波成分が、前記主PLL回路
のループフイルタで充分に減衰できるよう構成
した発振器を局部発振器とする第１ミクサ段。 (ロ) 少なくとも前記粗ステツプの周波数に相当す
る通過帯域幅を有する第１中間周波段。 (ハ) 前記１個の基準発振器を基源とする基準周波
数により制御され、前記第１のミクサの粗ステ
ツプ周波数間をさらに細かいステツプにより補
間する、第２の比較的高い周波数のPLL発振
器の出力を分周して得た出力を、復調器にキヤ
リアを供給するキヤリア発振器（BFO）の出
力と混合して得た周波を局部発振器周波数とす
る第２のミクサ段。 とにより構成されたことを特徴とする受信機の回
路。 ２ 第２ミクサに入力する局部発振周波数は前記
第２のPLL回路の出力とキヤリア発振器の出力
とを混合して得た周波数に、前記１個の基準発振
器を基源とする周波数とを混合し、その周波数が
第２ミクサの局部発振周波数とする特許請求の範
囲第１項記載の受信機回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP319083A JPS59128833A (ja) | 1983-01-12 | 1983-01-12 | 受信機の回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP319083A JPS59128833A (ja) | 1983-01-12 | 1983-01-12 | 受信機の回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128833A JPS59128833A (ja) | 1984-07-25 |
| JPH0137889B2 true JPH0137889B2 (ja) | 1989-08-10 |
Family
ID=11550480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP319083A Granted JPS59128833A (ja) | 1983-01-12 | 1983-01-12 | 受信機の回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128833A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6002924A (en) * | 1996-12-31 | 1999-12-14 | Aor, Ltd. | Full-spectrum all-mode radio receiver apparatus and method |
-
1983
- 1983-01-12 JP JP319083A patent/JPS59128833A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59128833A (ja) | 1984-07-25 |
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