JPH0141995B2 - - Google Patents
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- Publication number
- JPH0141995B2 JPH0141995B2 JP12849882A JP12849882A JPH0141995B2 JP H0141995 B2 JPH0141995 B2 JP H0141995B2 JP 12849882 A JP12849882 A JP 12849882A JP 12849882 A JP12849882 A JP 12849882A JP H0141995 B2 JPH0141995 B2 JP H0141995B2
- Authority
- JP
- Japan
- Prior art keywords
- digit
- signal
- display
- latch
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表示駆動回路、特にｍ個の文字情報信
号、ｎ個の桁指定信号及び１個の表示制御信号を
入力とするダイナミツク型表示駆動回路における
信号線数の低減化等を計るための改良に関する。
号、ｎ個の桁指定信号及び１個の表示制御信号を
入力とするダイナミツク型表示駆動回路における
信号線数の低減化等を計るための改良に関する。
背景技術とその問題点
複数桁の表示素子を少い信号線で駆動して表示
するため、従来より第１図に示すような所謂ダイ
ナミツク型表示駆動回路が用いられている。同図
において、１は桁タイミング信号発生回路、２は
桁駆動回路、３はＮ桁表示素子、４は文字デコー
ダ及び駆動回路である。桁タイミング信号発生回
路１には桁指定信号AT1〜AToを入力するため
のｎ本の信号線及び表示制御信号BLNKを入力
するための１本の信号線が接続され、該回路１は
Ｎ本（≦2n）の信号線を介して桁駆動回路２に桁
タイミング信号を与えることにより、Ｎ桁表示素
子３の指定された夫々の桁の表示素子に、桁駆動
回路２からＮ本の信号線を介して駆動信号を与え
る。
するため、従来より第１図に示すような所謂ダイ
ナミツク型表示駆動回路が用いられている。同図
において、１は桁タイミング信号発生回路、２は
桁駆動回路、３はＮ桁表示素子、４は文字デコー
ダ及び駆動回路である。桁タイミング信号発生回
路１には桁指定信号AT1〜AToを入力するため
のｎ本の信号線及び表示制御信号BLNKを入力
するための１本の信号線が接続され、該回路１は
Ｎ本（≦2n）の信号線を介して桁駆動回路２に桁
タイミング信号を与えることにより、Ｎ桁表示素
子３の指定された夫々の桁の表示素子に、桁駆動
回路２からＮ本の信号線を介して駆動信号を与え
る。
また文字デコード及び駆動回路４には文字情報
信号SD1〜SDoを入力するためのｍ本の信号線が
接続され、該回路４はＭ本（≦2m）の信号線を介
してＮ桁表示素子３の前記指定された夫々の桁の
表示素子に文字情報信号を与える。
信号SD1〜SDoを入力するためのｍ本の信号線が
接続され、該回路４はＭ本（≦2m）の信号線を介
してＮ桁表示素子３の前記指定された夫々の桁の
表示素子に文字情報信号を与える。
このように上述した従来のダイナミツク型表示
駆動回路はｍ本の文字情報信号線、ｎ本の桁指定
信号線及び１本の表示制御信号線のみで、原理的
には最大Ｎ桁（＝2n桁）の表示素子に対してＭ個
（＝2m個）の文字セツトを表示することができる。
駆動回路はｍ本の文字情報信号線、ｎ本の桁指定
信号線及び１本の表示制御信号線のみで、原理的
には最大Ｎ桁（＝2n桁）の表示素子に対してＭ個
（＝2m個）の文字セツトを表示することができる。
しかし上述した従来の回路構成では複数系統の
表示素子を駆動する場合、各表示駆動回路毎にｍ
本の文字情報信号線、ｎ本の桁指定信号線及び１
本の表示制御信号線を必要とするので、例えば数
値制御工作機械に於ける複数の移動軸に対する移
動量の表示等の如く表示すべく回路数（軸数）が
多い場合には、その所要回路数に応じて必要な信
号線の数が増大し、複雑かつ高価となる欠点があ
る。
表示素子を駆動する場合、各表示駆動回路毎にｍ
本の文字情報信号線、ｎ本の桁指定信号線及び１
本の表示制御信号線を必要とするので、例えば数
値制御工作機械に於ける複数の移動軸に対する移
動量の表示等の如く表示すべく回路数（軸数）が
多い場合には、その所要回路数に応じて必要な信
号線の数が増大し、複雑かつ高価となる欠点があ
る。
発明の目的
本発明の目的はかかる従来技術の欠点を改良し
て信号線の数を減少せしめて構成の簡単化及びコ
スト低下を計ることにある。
て信号線の数を減少せしめて構成の簡単化及びコ
スト低下を計ることにある。
発明の概要
本発明はこの目的を達成するため、ｍ本の文字
情報信号線と、ｎ本の桁指定信号線と、１本の表
示制御信号線と、ｎ又はｎ＋１系統のＮ桁表示素
子と、上記ｎ本の信号線からの行指定信号と１本
の信号線からの表示制御信号とより上記表示素子
を駆動する各桁駆動回路に共通に桁タイミング信
号を与えるデコーダ回路と、上記表示素子の各系
統に対応する桁指定信号の夫々と表示制御信号と
からラツチ信号を発生するラツチ信号発生回路
と、該ラツチ信号に応答して前記ｍ本の信号線か
らの文字情報信号を順次ラツチして夫々対応する
系統の文字デコーダ及び駆動回路に与えるラツチ
回路とを備えたことを特徴とする。
情報信号線と、ｎ本の桁指定信号線と、１本の表
示制御信号線と、ｎ又はｎ＋１系統のＮ桁表示素
子と、上記ｎ本の信号線からの行指定信号と１本
の信号線からの表示制御信号とより上記表示素子
を駆動する各桁駆動回路に共通に桁タイミング信
号を与えるデコーダ回路と、上記表示素子の各系
統に対応する桁指定信号の夫々と表示制御信号と
からラツチ信号を発生するラツチ信号発生回路
と、該ラツチ信号に応答して前記ｍ本の信号線か
らの文字情報信号を順次ラツチして夫々対応する
系統の文字デコーダ及び駆動回路に与えるラツチ
回路とを備えたことを特徴とする。
実施例
以下図面に示す実施例を参照して本発明を説明
すると、第２図は本発明の一般的構成例で、第１
図の従来例と同一の信号線数で、Ｍ個の文字セツ
トを含むＮ桁の表示回路をｎ又はｎ＋１系統各々
独立に駆動できる。
すると、第２図は本発明の一般的構成例で、第１
図の従来例と同一の信号線数で、Ｍ個の文字セツ
トを含むＮ桁の表示回路をｎ又はｎ＋１系統各々
独立に駆動できる。
同図においてCK1〜CKo+1はｎ＋１系統の表示
駆動回路で、これらの表示駆動回路に対し入力信
号線としてはｎ本の桁指定信号線AT1〜ATo１
本の表示制御信号線BLNK及びｍ本の文字情報
信号線SD1〜SDoが使用され、従来の１系統分で
間に合うことになる。
駆動回路で、これらの表示駆動回路に対し入力信
号線としてはｎ本の桁指定信号線AT1〜ATo１
本の表示制御信号線BLNK及びｍ本の文字情報
信号線SD1〜SDoが使用され、従来の１系統分で
間に合うことになる。
各表示駆動回路は前述したように桁駆動回路２
１〜２o+1、Ｎ桁表示素子３1〜３o+1及び文字デコ
ーダ及び駆動回路４1〜４o+1が設けられ、また
CK1〜CKoの系統には例えば４ビツトのフリツプ
フロツプから成るラツチ回路５1〜５o及びアンド
回路から成るラツチ信号発生回路６1〜６oが設け
られている。
１〜２o+1、Ｎ桁表示素子３1〜３o+1及び文字デコ
ーダ及び駆動回路４1〜４o+1が設けられ、また
CK1〜CKoの系統には例えば４ビツトのフリツプ
フロツプから成るラツチ回路５1〜５o及びアンド
回路から成るラツチ信号発生回路６1〜６oが設け
られている。
更に全表示駆動回路に共通に桁タイミング信号
発生回路１が設けられている。
発生回路１が設けられている。
桁指定信号AT1〜ATo及び表示制御信号
BLNKは桁タイミング信号発生回路１に与えら
れ、該回路１は各表示駆動回路の桁駆動回路路２
１〜２o+1に共通に桁駆動タイミング信号を与え
る。
BLNKは桁タイミング信号発生回路１に与えら
れ、該回路１は各表示駆動回路の桁駆動回路路２
１〜２o+1に共通に桁駆動タイミング信号を与え
る。
また桁指定信号の各々AT1，AT2…と表示制
御信号BLNKとは対応する系統の表示駆動動回
路CK1，CK2…のラツチ信号発生回路６1，６2…
に与えられる。文字情報信号SD1〜SDoは各表示
駆動回路のラツチ回路５1〜５oに共通に与えられ
るが、各ラツチ回路には上述したように各ラツチ
信号発生路からラツチ信号が与えられるので、適
宜ラツチされた文字情報信号が夫々の文字デコー
ダ及び駆動回路４1〜４oに加えられる。
御信号BLNKとは対応する系統の表示駆動動回
路CK1，CK2…のラツチ信号発生回路６1，６2…
に与えられる。文字情報信号SD1〜SDoは各表示
駆動回路のラツチ回路５1〜５oに共通に与えられ
るが、各ラツチ回路には上述したように各ラツチ
信号発生路からラツチ信号が与えられるので、適
宜ラツチされた文字情報信号が夫々の文字デコー
ダ及び駆動回路４1〜４oに加えられる。
第３図は上述した構成方式による一具体例とし
て数値制御工作機械における移動量表示に好適な
８桁、３又は４軸表示駆動回路を示す。同図にお
いてCKX〜CKZは夫々Ｘ、Ｙ、Ｚ軸に対応する表
示駆動回路、CKTはＴ軸表示のための駆動回路で
あり、該回路には他の系統のようなラツチ回路５
Ｘ〜５Z及びラツチ信号発生回路６X〜６Yが設けら
れていない。
て数値制御工作機械における移動量表示に好適な
８桁、３又は４軸表示駆動回路を示す。同図にお
いてCKX〜CKZは夫々Ｘ、Ｙ、Ｚ軸に対応する表
示駆動回路、CKTはＴ軸表示のための駆動回路で
あり、該回路には他の系統のようなラツチ回路５
Ｘ〜５Z及びラツチ信号発生回路６X〜６Yが設けら
れていない。
第４図は上記回路に用いられる桁指定信号
AT1〜AT3、表示制御信号BLNK、文字情報例
えば（BCD）信号SD1〜SD4及びラツチ信号LKX
〜LKZのタイミングチヤートを示す。同図におい
て表示制御信号BLNKは図示の如く消灯レベル
Ｈと点灯レベルＬのタイミングからなつており、
これに対し桁指定信号AT1〜AT3は表示制御信
号の消灯レベルのタイミング内で図示のようにレ
ベル変化しており、各ラツチタイミング信号発生
回路６X〜６Zでこれらの桁指定信号と表示制御信
号とのアンドをとることによりラツチタイミング
信号LKX〜LKZが得られる。これらのラツチタイ
ミング信号により各ラツチ回路５X〜５Zで文字情
報信号SD1〜SD4が順次Ｘ〜Ｚの順にt３X、t3Y、
t3Z等のタイミングでラツチされ、Ｘ軸、Ｙ軸、
Ｚ軸のBCD出力（３桁目）D3X、D3Y、D3Zが得ら
れる。なおD3TはＴ軸のBCD出力である。第５図
は第３図の実施例として特にマイクロコンピユー
タ使用システムの桁タイミング１区間におけるタ
イミング動作を示すフローチヤートである。
AT1〜AT3、表示制御信号BLNK、文字情報例
えば（BCD）信号SD1〜SD4及びラツチ信号LKX
〜LKZのタイミングチヤートを示す。同図におい
て表示制御信号BLNKは図示の如く消灯レベル
Ｈと点灯レベルＬのタイミングからなつており、
これに対し桁指定信号AT1〜AT3は表示制御信
号の消灯レベルのタイミング内で図示のようにレ
ベル変化しており、各ラツチタイミング信号発生
回路６X〜６Zでこれらの桁指定信号と表示制御信
号とのアンドをとることによりラツチタイミング
信号LKX〜LKZが得られる。これらのラツチタイ
ミング信号により各ラツチ回路５X〜５Zで文字情
報信号SD1〜SD4が順次Ｘ〜Ｚの順にt３X、t3Y、
t3Z等のタイミングでラツチされ、Ｘ軸、Ｙ軸、
Ｚ軸のBCD出力（３桁目）D3X、D3Y、D3Zが得ら
れる。なおD3TはＴ軸のBCD出力である。第５図
は第３図の実施例として特にマイクロコンピユー
タ使用システムの桁タイミング１区間におけるタ
イミング動作を示すフローチヤートである。
発明の効果
以上説明した所から明らかなように本発明によ
れば、多数の表示軸（表示回路数）に対して非常
に少ない信号線で表示素子を駆動できるため、本
体と表示部とを分離して設置する場合に、ケーブ
ル線数、コネクタ端子数の低減が可能になる。ま
た表示軸数を拡張する場合であつても、その許容
範囲（ｎ又はｎ＋１）内であれば信号線数の変
更、追加が不要であり、システム構成時における
ハードウエア、ソフトウエアの標準化を計ること
ができる。以上によつてコスト低下が可能であ
り、特にマイクロコンピユータを搭載したシステ
ムの表示駆動回路として好適である。
れば、多数の表示軸（表示回路数）に対して非常
に少ない信号線で表示素子を駆動できるため、本
体と表示部とを分離して設置する場合に、ケーブ
ル線数、コネクタ端子数の低減が可能になる。ま
た表示軸数を拡張する場合であつても、その許容
範囲（ｎ又はｎ＋１）内であれば信号線数の変
更、追加が不要であり、システム構成時における
ハードウエア、ソフトウエアの標準化を計ること
ができる。以上によつてコスト低下が可能であ
り、特にマイクロコンピユータを搭載したシステ
ムの表示駆動回路として好適である。
第１図は従来のダイナミツク型表示駆動回路を
示すブロツク図、第２図は本発明の一般的構成例
を示すブロツク図、第３図は本発明の一実施例を
示すブロツク図、第４図はその動作説明用タイミ
ングチヤート、第５図はその動作説明用フローチ
ヤートである。 CK1〜Co+1……表示駆動回路、１……桁タイミ
ング信号発生回路、２1〜２o+1……桁駆動回路、
３1〜３o+1……Ｎ桁表示素子、４1〜４o+1……文
字デコーダ及び駆動回路、５1〜５o……ラツチ回
路、６1〜６o……ラツチ信号発生回路、AT1〜
ATo……桁指定信号、BLNK……表示制御信号、
SD1〜SDo……文字情報信号。
示すブロツク図、第２図は本発明の一般的構成例
を示すブロツク図、第３図は本発明の一実施例を
示すブロツク図、第４図はその動作説明用タイミ
ングチヤート、第５図はその動作説明用フローチ
ヤートである。 CK1〜Co+1……表示駆動回路、１……桁タイミ
ング信号発生回路、２1〜２o+1……桁駆動回路、
３1〜３o+1……Ｎ桁表示素子、４1〜４o+1……文
字デコーダ及び駆動回路、５1〜５o……ラツチ回
路、６1〜６o……ラツチ信号発生回路、AT1〜
ATo……桁指定信号、BLNK……表示制御信号、
SD1〜SDo……文字情報信号。
Claims (1)
- １ ｍ本の文字情報信号線と、ｎ本の桁指定信号
線と、１本の表示制御信号線と、ｎ又はｎ＋１系
統のＮ桁表示素子と、上記ｎ本の信号線からの桁
指定信号と１本の信号線からの表示制御信号とよ
り上記各系統の表示素子を駆動する各桁駆動回路
に共通に接続された線に桁タイミング信号を与え
る桁タイミング信号発生回路と、上記表示素子の
各系統に対応する桁指定信号の夫々と表示制御信
号とからラツチ信号を発生するラツチ信号発生回
路と、各系統の表示素子において夫々のラツチ信
号に応答して前記ｍ本の信号線からの文字情報信
号を順次ラツチして上記ラツチ信号に夫々対応す
系統の表示素子の文字デコーダ及び駆動回路に与
えるラツチ回路とを備えたことを特徴とする表示
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12849882A JPS5918990A (ja) | 1982-07-22 | 1982-07-22 | 表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12849882A JPS5918990A (ja) | 1982-07-22 | 1982-07-22 | 表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5918990A JPS5918990A (ja) | 1984-01-31 |
| JPH0141995B2 true JPH0141995B2 (ja) | 1989-09-08 |
Family
ID=14986224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12849882A Granted JPS5918990A (ja) | 1982-07-22 | 1982-07-22 | 表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918990A (ja) |
-
1982
- 1982-07-22 JP JP12849882A patent/JPS5918990A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5918990A (ja) | 1984-01-31 |
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