JPH0625065Y2 - 双方向ｂｒｍ回路 - Google Patents
双方向ｂｒｍ回路Info
- Publication number
- JPH0625065Y2 JPH0625065Y2 JP5626683U JP5626683U JPH0625065Y2 JP H0625065 Y2 JPH0625065 Y2 JP H0625065Y2 JP 5626683 U JP5626683 U JP 5626683U JP 5626683 U JP5626683 U JP 5626683U JP H0625065 Y2 JPH0625065 Y2 JP H0625065Y2
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- JP
- Japan
- Prior art keywords
- demultiplexer
- input
- terminal
- output
- circuit
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Description
本考案は、正負双方向にパルスを払い出せるようにした
バイナリー・レート・マルチプライヤー回路（以下双方
向ＢＲＭ回路と称する）に関するものである。
バイナリー・レート・マルチプライヤー回路（以下双方
向ＢＲＭ回路と称する）に関するものである。
ＢＲＭとは、設定されたデータに応じた単位時間あたり
のパルス出力を得るのに適した回路で、例えばロボット
等を駆動するデジタル制御式サーボモータへ与えるパル
ス状の位置指令信号を作る回路として使用される。 第４図は、その従来例で、４１は上位ＣＰＵ、４２はＤ
フリップフロップ、４３はＢＲＭ回路部、４４は位置制
御演算部、４５はＤ／Ａ変換器、４６はサーボアンプ、
４７はモータ、４８は回転検出器である。 上位ＣＰＵ４１が発したデータは、Ｄフリップフロップ
４２に一時記憶され、そのデータはＢＲＭ回路部４３に
入力される。 ＢＲＭ回路部４３は、前記データとクロックを入力し、
前記データに対応するパルス数を単位時間毎に位置制御
演算部４４に出力する。 位置制御演算部４４は、ＢＲＭ回路部４３からのパルス
と、回転検出器４８からのフィートバックパルスを入力
し、その偏差に応じたデータをＤ／Ａ変換器４５に出力
する。 このような位置制御演算部は、例えば東光株式会社より
ＫＭ３７０２というＬＳＩとして市販されている。 Ｄ／Ａ変換器４５は、アナログ電流信号に変換、サーボ
アンプ４６により増幅し、モータ４７を駆動する電流と
する。 回転検出器４８は、モータ回転軸に直結され、正方向回
転、負方向回転のそれぞれに所定の微小回転毎に正方向
パルスまたは負方向パルスを出力し、前述の位置制御演
算部４４にフィートバックする。 ここで注意すべきは、上位ＣＰＵ４１が発したデータは
純２進データであるで、負数は２の補数となる点であ
る。ただし、２進数の負数の表示方法には、２の補数と
するほかに、最上位ビットを符号ビットとし、それ以外
を絶対値データとする方法もあることに留意されたい。 さて、このような従来例のＢＲＭ回路部の内部回路例を
第１図に示す。 ＢＲＭ回路部は、ＢＲＭ素子１、ＥＸＯＲ素子３（６
個）、全加算器４（２個）デマルチプレクサ２から構成
される。 ＢＲＭ素子１は、テキサスインスツルメント社からＳＮ
７４９７等の集積回路として市販されている。このＢＲ
Ｍ素子１は６ビットの例であり、入力されるクロック信
号ＣＫをＮ／６４（ただし、Ｎの値は最大６３）に分周
し出力Ｙとして送出する。しかしこの集積回路だけで
は、出力端子が１つ（Ｙ端子）だけであり、前述のよう
な正負両方向に回転するモータの制御には使えないの
で、付加回路をつけて２つの端子、すなわちデマルチプ
レクサのＹ1端子とＹ3端子から正負のパルス出力を出せ
るようにしたのがこの第１図である。 ＥＸＯＲ素子３に図示しない上位ＣＰＵから入力される
７本つまり７ビットの信号Ｄ0〜Ｄ6は純２進データであ
る。この中の最上位ビットＤ6は正負（の回転方向）を
判別するための信号で、０が正、１が負を表す。 全加算器４はテキサスインスツルメント社からＳＮ７４
８３等の集積回路として市販されているもので、１桁目
Ａ1とＢ1の和をΣ1、１桁目の桁上げ分と、２桁目Ａ2と
Ｂ2の和をΣ2というように加算する回路である。なおＣ
0は下位からの桁上信号が入り、Ｃ4は上位への桁上げ信
号がでる端子である。 〔正回転の場合〕 Ｄ6が０のときは、ＥＸＯＲ素子３を経てもデータは変
化せず、全加算器４も機能しないので、Ｄ0〜Ｄ5の入力
はそのままＢＲＭ素子１のＡからＦ入力端子に入力され
る。 ＢＲＭ素子１はＤ0〜Ｄ5に対応して、単位時間あたりの
パルスをＹ端子から出力する。 例えば、Ｄ0＝１、Ｄ1＝０、Ｄ2＝０、Ｄ3＝０、Ｄ4＝
０、Ｄ5＝０（００００１つまり十進の１）の場合、１
／６４で分周するので６４クロックに１発のパルスがＹ
端子から出力される。その出力は、デマルチプレクサ２
のＡ端子に入力される。 デマルチプレクサ２において、第５図に示すファンクシ
ョンテーブルで、イネーブルがＬ（クロックの入力タイ
ミング）で、Ｂ端子がＬ、そしてＡ端子がＨのときにＬ
となる出力端子はＹ1端子なので（５０１参照）、Ｙ1端
子出力を＋ＤＸ信号としたのである（第３図の従来回路
出力参照）。 〔負回転の場合〕 Ｄ6が１のときは、ＥＸＯＲ素子３を経てデータが反転
する。 例えば、Ｄ0＝１、Ｄ1＝１、Ｄ2＝１、Ｄ3＝１、Ｄ4＝
１、Ｄ5＝１（１１１１１つまり十進の−１）の場合、
データが反転して、Ｄ0＝０、Ｄ1＝０、Ｄ2＝０、Ｄ3＝
０、Ｄ4＝０、Ｄ5＝０（つまり０）となる。 次の全加算器４により１が加算されて、Ｄ0＝１、Ｄ1＝
０、Ｄ2＝０、Ｄ3＝０、Ｄ4＝０、Ｄ5＝０となり（つま
り１）、ＢＲＭ素子１のＡからＦ入力端子に入力され
る。 以上のＥＸＯＲ素子と全加算器の働きで、負のデータを
符号ビット＋絶対値データに変換したのである。 したがって、１／６４で分周するので６４クロックに１
発のパルスがＹ端子から出力される。その出力は、デマ
ルチプレクサ２のＡ端子に入力される。 デマルチプレクサ２において、第５図に示すファンクシ
ョンテーブルで、イネーブルがＬ（クロックの入力タイ
ミング）で、Ｂ端子がＨ、そしてＡ端子がＨのときにＬ
となる出力端子はＹ3端子なので（５０２参照）、Ｙ3端
子出力を−ＤＸ信号としたのである。
のパルス出力を得るのに適した回路で、例えばロボット
等を駆動するデジタル制御式サーボモータへ与えるパル
ス状の位置指令信号を作る回路として使用される。 第４図は、その従来例で、４１は上位ＣＰＵ、４２はＤ
フリップフロップ、４３はＢＲＭ回路部、４４は位置制
御演算部、４５はＤ／Ａ変換器、４６はサーボアンプ、
４７はモータ、４８は回転検出器である。 上位ＣＰＵ４１が発したデータは、Ｄフリップフロップ
４２に一時記憶され、そのデータはＢＲＭ回路部４３に
入力される。 ＢＲＭ回路部４３は、前記データとクロックを入力し、
前記データに対応するパルス数を単位時間毎に位置制御
演算部４４に出力する。 位置制御演算部４４は、ＢＲＭ回路部４３からのパルス
と、回転検出器４８からのフィートバックパルスを入力
し、その偏差に応じたデータをＤ／Ａ変換器４５に出力
する。 このような位置制御演算部は、例えば東光株式会社より
ＫＭ３７０２というＬＳＩとして市販されている。 Ｄ／Ａ変換器４５は、アナログ電流信号に変換、サーボ
アンプ４６により増幅し、モータ４７を駆動する電流と
する。 回転検出器４８は、モータ回転軸に直結され、正方向回
転、負方向回転のそれぞれに所定の微小回転毎に正方向
パルスまたは負方向パルスを出力し、前述の位置制御演
算部４４にフィートバックする。 ここで注意すべきは、上位ＣＰＵ４１が発したデータは
純２進データであるで、負数は２の補数となる点であ
る。ただし、２進数の負数の表示方法には、２の補数と
するほかに、最上位ビットを符号ビットとし、それ以外
を絶対値データとする方法もあることに留意されたい。 さて、このような従来例のＢＲＭ回路部の内部回路例を
第１図に示す。 ＢＲＭ回路部は、ＢＲＭ素子１、ＥＸＯＲ素子３（６
個）、全加算器４（２個）デマルチプレクサ２から構成
される。 ＢＲＭ素子１は、テキサスインスツルメント社からＳＮ
７４９７等の集積回路として市販されている。このＢＲ
Ｍ素子１は６ビットの例であり、入力されるクロック信
号ＣＫをＮ／６４（ただし、Ｎの値は最大６３）に分周
し出力Ｙとして送出する。しかしこの集積回路だけで
は、出力端子が１つ（Ｙ端子）だけであり、前述のよう
な正負両方向に回転するモータの制御には使えないの
で、付加回路をつけて２つの端子、すなわちデマルチプ
レクサのＹ1端子とＹ3端子から正負のパルス出力を出せ
るようにしたのがこの第１図である。 ＥＸＯＲ素子３に図示しない上位ＣＰＵから入力される
７本つまり７ビットの信号Ｄ0〜Ｄ6は純２進データであ
る。この中の最上位ビットＤ6は正負（の回転方向）を
判別するための信号で、０が正、１が負を表す。 全加算器４はテキサスインスツルメント社からＳＮ７４
８３等の集積回路として市販されているもので、１桁目
Ａ1とＢ1の和をΣ1、１桁目の桁上げ分と、２桁目Ａ2と
Ｂ2の和をΣ2というように加算する回路である。なおＣ
0は下位からの桁上信号が入り、Ｃ4は上位への桁上げ信
号がでる端子である。 〔正回転の場合〕 Ｄ6が０のときは、ＥＸＯＲ素子３を経てもデータは変
化せず、全加算器４も機能しないので、Ｄ0〜Ｄ5の入力
はそのままＢＲＭ素子１のＡからＦ入力端子に入力され
る。 ＢＲＭ素子１はＤ0〜Ｄ5に対応して、単位時間あたりの
パルスをＹ端子から出力する。 例えば、Ｄ0＝１、Ｄ1＝０、Ｄ2＝０、Ｄ3＝０、Ｄ4＝
０、Ｄ5＝０（００００１つまり十進の１）の場合、１
／６４で分周するので６４クロックに１発のパルスがＹ
端子から出力される。その出力は、デマルチプレクサ２
のＡ端子に入力される。 デマルチプレクサ２において、第５図に示すファンクシ
ョンテーブルで、イネーブルがＬ（クロックの入力タイ
ミング）で、Ｂ端子がＬ、そしてＡ端子がＨのときにＬ
となる出力端子はＹ1端子なので（５０１参照）、Ｙ1端
子出力を＋ＤＸ信号としたのである（第３図の従来回路
出力参照）。 〔負回転の場合〕 Ｄ6が１のときは、ＥＸＯＲ素子３を経てデータが反転
する。 例えば、Ｄ0＝１、Ｄ1＝１、Ｄ2＝１、Ｄ3＝１、Ｄ4＝
１、Ｄ5＝１（１１１１１つまり十進の−１）の場合、
データが反転して、Ｄ0＝０、Ｄ1＝０、Ｄ2＝０、Ｄ3＝
０、Ｄ4＝０、Ｄ5＝０（つまり０）となる。 次の全加算器４により１が加算されて、Ｄ0＝１、Ｄ1＝
０、Ｄ2＝０、Ｄ3＝０、Ｄ4＝０、Ｄ5＝０となり（つま
り１）、ＢＲＭ素子１のＡからＦ入力端子に入力され
る。 以上のＥＸＯＲ素子と全加算器の働きで、負のデータを
符号ビット＋絶対値データに変換したのである。 したがって、１／６４で分周するので６４クロックに１
発のパルスがＹ端子から出力される。その出力は、デマ
ルチプレクサ２のＡ端子に入力される。 デマルチプレクサ２において、第５図に示すファンクシ
ョンテーブルで、イネーブルがＬ（クロックの入力タイ
ミング）で、Ｂ端子がＨ、そしてＡ端子がＨのときにＬ
となる出力端子はＹ3端子なので（５０２参照）、Ｙ3端
子出力を−ＤＸ信号としたのである。
ところが、従来例では、ＢＲＭ素子の周辺回路としてＥ
ＸＯＲ素子と全加算器が必要で、回路の小型化の障害に
なっていた。 そこで、本考案は、ＥＸＯＲ素子と全加算器が不要な双
方向ＢＲＭ回路を提供することを目的とするものであ
る。
ＸＯＲ素子と全加算器が必要で、回路の小型化の障害に
なっていた。 そこで、本考案は、ＥＸＯＲ素子と全加算器が不要な双
方向ＢＲＭ回路を提供することを目的とするものであ
る。
本考案は、デジタル式モータ制御における指令パルスで
ある単位時間あたりのパルス列を純２進指令データに応
じて回転方向ごとに作成する双方向ＢＲＭ回路におい
て、 クロックを入力するバイナリーレートマルチプライヤ
と、 前記クロックを入力し、セレクト信号のＡ，Ｂ入力信号
にしたがって４つの出力Ｙ0〜Ｙ3のいずれか１つをＬｏ
ｗ、他をＨｉｇｈとするデマルチプレクサを備え、 前記指令データの最上位ビットをデマルチプレクサのＢ
端子入力とするとともに、前記最上位ビット以外の指令
データを前記バイナリーレートマルチプライヤに入力
し、 前記バイナリーレートマルチプライヤの出力を前記デマ
ルチプレクサのＡ入力とし、 前記デマルチプレクサのＡ＝Ｈ、Ｂ＝ＬのときＬとなる
Ｙ1出力を正方向回転指令パルス、前記デマルチプレク
サのＡ＝Ｌ、Ｂ＝ＨのときＬとなるＹ2出力を負方向回
転指令パルスとして用いることを特徴とするものであ
る。
ある単位時間あたりのパルス列を純２進指令データに応
じて回転方向ごとに作成する双方向ＢＲＭ回路におい
て、 クロックを入力するバイナリーレートマルチプライヤ
と、 前記クロックを入力し、セレクト信号のＡ，Ｂ入力信号
にしたがって４つの出力Ｙ0〜Ｙ3のいずれか１つをＬｏ
ｗ、他をＨｉｇｈとするデマルチプレクサを備え、 前記指令データの最上位ビットをデマルチプレクサのＢ
端子入力とするとともに、前記最上位ビット以外の指令
データを前記バイナリーレートマルチプライヤに入力
し、 前記バイナリーレートマルチプライヤの出力を前記デマ
ルチプレクサのＡ入力とし、 前記デマルチプレクサのＡ＝Ｈ、Ｂ＝ＬのときＬとなる
Ｙ1出力を正方向回転指令パルス、前記デマルチプレク
サのＡ＝Ｌ、Ｂ＝ＨのときＬとなるＹ2出力を負方向回
転指令パルスとして用いることを特徴とするものであ
る。
従来の発想は、負の場合に、ＥＸＯＲ素子と全加算器で
一旦、符号ビット＋絶対値データ化することにあった
が、本考案は２の補数の関係を用いれば指令データをそ
のまま利用できることに着目したものである。
一旦、符号ビット＋絶対値データ化することにあった
が、本考案は２の補数の関係を用いれば指令データをそ
のまま利用できることに着目したものである。
以下、本考案の実施例を第２図に示して説明する。第２
図で、第１図にあったＥＸＯＲ素子と全加算器がなくな
っていることに注目されたい。 ＢＲＭ素子１とデマルチプレクサ２は従来例で説明した
ものと同一である。最上位ビットＤ6は正負を判別する
ための信号である（０が正、１が負）点も全く同じであ
る。 さて、Ｄ6＝０（正）のときは、従来例でもＥＸＯＲ素
子と全加算器を経てもデータは変化しないので、従来の
動作例と同じことになるので説明を省略する。 次に、Ｄ6＝１（負）のときを説明する。 データが−１、つまりＤ0〜Ｄ6が全て１のときを考え
る。 ＢＲＭ素子１のＡ〜Ｆに設定されるデータは、１１１１
１つまり十進の６３となる。 したがって、クロック６４発に対し６３発のパルスが端
子Ｙから出力される。 今、得たい信号は、クロック６４発に対し１発のパルス
であり、６３発のパルスを出力しない時のクロックを抽
出すればよいので、デマルチプレクサ２において、第５
図に示すファンクションテーブルで、イネーブルがＬ
（クロックの入力タイミング）で、Ｂ端子がＨ、そして
Ａ端子がＬのとき（端子Ｙからパルスを出力しない時）
にＬとなる出力端子はＹ2端子なので（５０３参照）、
Ｙ2端子出力を−ＤＨ信号としたのである。 ただし、第３図のように従来およびＤ6＝０のときと比
べて位相がずれているが、実用上問題とならない。
図で、第１図にあったＥＸＯＲ素子と全加算器がなくな
っていることに注目されたい。 ＢＲＭ素子１とデマルチプレクサ２は従来例で説明した
ものと同一である。最上位ビットＤ6は正負を判別する
ための信号である（０が正、１が負）点も全く同じであ
る。 さて、Ｄ6＝０（正）のときは、従来例でもＥＸＯＲ素
子と全加算器を経てもデータは変化しないので、従来の
動作例と同じことになるので説明を省略する。 次に、Ｄ6＝１（負）のときを説明する。 データが−１、つまりＤ0〜Ｄ6が全て１のときを考え
る。 ＢＲＭ素子１のＡ〜Ｆに設定されるデータは、１１１１
１つまり十進の６３となる。 したがって、クロック６４発に対し６３発のパルスが端
子Ｙから出力される。 今、得たい信号は、クロック６４発に対し１発のパルス
であり、６３発のパルスを出力しない時のクロックを抽
出すればよいので、デマルチプレクサ２において、第５
図に示すファンクションテーブルで、イネーブルがＬ
（クロックの入力タイミング）で、Ｂ端子がＨ、そして
Ａ端子がＬのとき（端子Ｙからパルスを出力しない時）
にＬとなる出力端子はＹ2端子なので（５０３参照）、
Ｙ2端子出力を−ＤＨ信号としたのである。 ただし、第３図のように従来およびＤ6＝０のときと比
べて位相がずれているが、実用上問題とならない。
以上述べたように、本考案によれば、バイナリーレート
マルチプライヤとデマルチプレクサのみで双方向ＢＲＭ
回路を構成できるので、装置の小形化に大きく貢献する
という効果がある。
マルチプライヤとデマルチプレクサのみで双方向ＢＲＭ
回路を構成できるので、装置の小形化に大きく貢献する
という効果がある。
第１図は従来例、第２図は本考案の実施例、第３図は動
作説明図、第４図はＢＲＭ回路の使用例を示す図、第５
図はデマルチプレクサの動作を表すファンクションテー
ブルである。 １…バイナリーレートマルチプライヤ素子 ２…デマルチプレクサ ３…ＥＸＯＲ素子 ４…全加算器
作説明図、第４図はＢＲＭ回路の使用例を示す図、第５
図はデマルチプレクサの動作を表すファンクションテー
ブルである。 １…バイナリーレートマルチプライヤ素子 ２…デマルチプレクサ ３…ＥＸＯＲ素子 ４…全加算器
Claims (1)
- 【請求項１】デジタル式モータ制御における指令パルス
である単位時間あたりのパルス列を純２進指令データに
応じて回転方向ごとに作成する双方向ＢＲＭ回路におい
て、 クロックを入力するバイナリーレートマルチプライヤ
と、 前記クロックを入力し、セレクト信号のＡ，Ｂ入力信号
にしたがって４つの出力Ｙ0〜Ｙ3のいずれか１つをＬｏ
ｗ、他をＨｉｇｈとするデマルチプレクサを備え、 前記指令データの最上位ビットをデマルチプレクサのＢ
端子入力とするとともに、前記最上位ビット以外の指令
データを前記バイナリーレートマルチプライヤに入力
し、 前記バイナリーレートマルチプライヤの出力を前記デマ
ルチプレクサのＡ入力とし、 前記デマルチプレクサのＡ＝Ｈ、Ｂ＝ＬのときＬとなる
Ｙ1出力を正方向回転指令パルス、前記デマルチプレク
サのＡ＝Ｌ、Ｂ＝ＨのときＬとなるＹ2出力を負方向回
転指令パルスとして用いることを特徴とする双方向ＢＲ
Ｍ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5626683U JPH0625065Y2 (ja) | 1983-04-13 | 1983-04-13 | 双方向ｂｒｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5626683U JPH0625065Y2 (ja) | 1983-04-13 | 1983-04-13 | 双方向ｂｒｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161744U JPS59161744U (ja) | 1984-10-30 |
| JPH0625065Y2 true JPH0625065Y2 (ja) | 1994-06-29 |
Family
ID=30186589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5626683U Expired - Lifetime JPH0625065Y2 (ja) | 1983-04-13 | 1983-04-13 | 双方向ｂｒｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625065Y2 (ja) |
-
1983
- 1983-04-13 JP JP5626683U patent/JPH0625065Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161744U (ja) | 1984-10-30 |
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