JPH0142067B2

JPH0142067B2 -

Info

Publication number: JPH0142067B2
Application number: JP16388979A
Authority: JP
Inventors: Saburo Takaoka; Yoichiro Tsuda
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1979-12-17
Filing date: 1979-12-17
Publication date: 1989-09-08
Also published as: JPS5687208A

Description

【発明の詳細な説明】技術分野本発明は、通常のTV信号と同様な信号フオー
マツトを有してPCM変調されたオーデイオ情報
を担ういわゆるビデオフオーマツトPCM信号の
再生装置に関し、特に、かかる再生装置における
データ区間抜き出し回路に関する。

背景技術第１図を参照しつつビデオフオーマツトPCM
信号の信号構成について説明する。ビデオフオー
マツトPCM信号は、奇数及び偶数の一対のフイ
ールドからなるフレームが連続して構成される。
奇数フイールド及び偶数フイールド各々は、水平
走査期間をＨと表わせば、262.5Hの時間長を有
する。奇数フイールドにおいて、フイールドの先
頭から数えて4H目から6H目までの3Hの時間は
垂直同期パルスであり、10H目は、後にデータ区
間が続くことを表わすデータ頭出しパルス（以下
SHパルスと称する）であり、11H目ないし、
255H目はデータ区間である。また、偶数フイー
ルドにおいては、265.5H直後から268.5Hまでが
垂直同期パルス、273HがSHパルス、274Hない
し518Hがデータ区間である。

上記したような信号構成のビデオフオーマツト
PCM信号からPCMオーデイオ情報が入つている
データ区間を抜き出す回路がビデオフオーマツト
PCM信号の再生装置には必要であり、これをデ
ータ区間抜き出し回路と称する。このデータ区間
抜き出し回路は、まず、SHパルスをビデオフオ
ーマツトPCM信号から分離検出し、検出したSH
パルスによつてタイミングを取つてデータ区間を
検出する。しかし乍ら、いわゆるドロツプアウト
あるいは外部ノズルによりSHパルスが正しく検
出できない場合があり、正しい信号再生が出来な
いことがあつた。

かかる問題に対し、従来装置においては、垂直
同期パルス（以下Ｖ同期パルスと称する）によつ
てワンシヨツトマルチがトリガしてSHパルスを
補正することが行なわれていたが、Ｖ同期パルス
自体も、ドロツプアウトあるいは外部ノイズによ
り、検出不能あるいは位置ずれしたりする故、確
実な補正とはならなかつた。

発明の概要よつて、本発明の目的は、ビデオフオーマツト
PCM信号中のSHパルスがドロツプアウトあるい
は外部ノイズによつて正しく検出出来ないような
場合でも正確なデータ区間抜き出しをなし得るデ
ータ区間抜き出し回路を提供することである。

上記目的を達成するために本発明のデータ区間
抜き出し回路は、入力ビデオフオーマツトPCM
信号から電圧レベルの相違によつて水平同期パル
ス、垂直同期パルス及びデータ信号を分離検出す
る分離検出手段と、上記データ信号からデータ頭
出しパルスを検出する頭出しパルス検出回路と、
１フレーム分の水平同期パルスをカウントするＨ
パルスカウンタと、上記Ｈパルスカウンタのカウ
ント値に応じてデータ区間開始パルス及びデータ
区間表示信号を発生するデコーダと、上記データ
区間開始パルスをカウントしかつそのカウント値
が所定数値に達するとトリガ信号を発生する開始
パルスカウント手段と、上記水平及び垂直同期パ
ルス、データ区間開始パルス及びデータ頭出しパ
ルスに応じて、上記データ頭出しパルスと上記デ
ータ区間開始パルスが同一水平走査期間内に発生
したときのみ上記記開始パルスカウンタをリセツ
トしかつ上記トリガ信号に応じて上記Ｈパルスカ
ウンタをリセツトするタイミングコントロール回
路と、上記データ区間表示信号に応じて上記ビデ
オフオーマツトPCM信号からデータ区間を抜き
出すためのデータ区間ゲート信号を発生するゲー
ト発生回路からなることを特徴とする。

実施例以下、本発明の実施例を第２図以下の図面を参
照して説明する。

第２図は、本発明によるデータ区間抜き出し回
路を示しており、入力ビデオフオーマツトPCM
信号中のデータ信号とＶ及びＨ同期パルスを含む
複合同期パルス（以下CSパルスと称する）は、
閾値レベルの相違により、データ分離回路１及び
CSパルス分離回路２によりそれぞれ分離検出さ
れる。分離検出されたデータ信号からSHパルス
がSHパルス検出回路３によつて分離検出される。
分離検出されたSHパルスはタイミングコントロ
ール回路４に供給される。

一方、分離検出されたCSパルスは、Ｖ同期パ
ルス分離回路５及びＨ同期パルス分離回路６に供
給かれる。Ｖ同期パルス回路５は、CSパルスか
らＶ同期パルスを分離検出してタイミングコント
ロール回路４に供給する。Ｈ同期パルス分離回路
６は、CSパルスからＨ同期パルスを分離検出し
てこれをＨパルスカウンタ７及びタイミングコン
トロール回路４に供給する。タイミングコントロ
ール回路４は、Ｖ同期パルス直後のSHパルスの
到来及び後述する第１及び第２カウンタ９，１０
のいずれか１のオーバーフロー状態の条件下にて
Ｈパルスカウンタ７及び第１カウンタ９をリセツ
トする。Ｈパルスカウンタ７は、トリガ端子に供
給されるＨ同期パルスをカウントし、そのカウン
ト容量は１フレームのＨ同期パルスの数に等しい
525としてある。

デコーダ８は、Ｈパルスカウンタ７のカウント
出力が263に達すると偶数フイールドデータ区間
開始パルス（以下、EVパルスと称する）をEV端
子に発生し、525に達すると奇数フイールドデー
タ区間開始パルス（以下、ODパルスと称する）
をOD端子に発生する。このOD及びEVパルス
は、タイミングコントロール回路４及びデータ区
間開始パルス第１、第２カウンタ９，１０のトリ
ガ端子Ｔに供給される。デコーダ８のデータ区間
表示信号は、出力端子G₁〜G₄を経てゲート信号
発生回路１１に供給され、ゲート信号発生回路１
１は、データ区間表示信号に応じてデータ区間ゲ
ート信号を発生する。

第３図は、第２図におけるタイミングコントロ
ール回路４の具体回路例を示している。この回路
において、フリツプ・フロツプ２０は、Ｖ同期パ
ルスによつてセツトされ、フリツプ・フロツプ２
１のＱ出力によつてリセツトされる。フリツプ・
フロツプ２０のＱ出力は、ANDゲート２３によ
りSHパルスと論理積されてフリツプ・フロツプ
２１のセツト入力となる。フリツプ・フロツプ２
１は、Ｈ同期パルスによつてリセツトされる。カ
ウンタ９，１０のOVF端子からの入力信号は、
ORゲート２４によつて論理和されてANDゲート
２５の一方の入力となる。ANDゲート２５の他
方の入力は、フリツプ・フロツプ２１のＱ出力で
ある。ANDゲート２５の出力は、カウンタ７へ
のリセツト出力となる。フリツプ・フロツプ２１
のＱ出力は、ANDゲート２６，２７によつてデ
コーダ８のEV及びOD出力端子からの信号と論
理積されてカウンタ９，１０の各々のリセツトパ
ルスとなる。

この回路のフリツプ・フロツプ２１のＱ出力
は、SHパルスが発生した後次のＨ同期パルス発
生まで論理“１”となり、この論理“１”の期間
内にデコーダ８からデータ区間開始パルスが供給
されるとANDゲート２６はORゲート２８を介し
て、ANDゲート２７は直接各カウンタ９，１０
にリセツトパルスを供給する。また、上記論理
“１”の期間内にカウンタ９，１０のいずれか一
方からトリガ（OVF）信号を受けるとANDゲー
ト２５は、カウンタ７にリセツト信号を供給す
る。また、ANDゲート２５の出力はORゲート２
８を介してカウンタ９のリセツト信号となる。

第４図は、第２図の回路のＨパルスカウンタ
７、デコーダ８及びゲート信号発生回路１１の
各々の具体回路例を示している。この場合、Ｈパ
ルスカウンタ７は、12ビツトのカウンタ３０を用
いて、カウント値が1024になると初期値を500に
プリセツトすることにより、500〜1024の間で525
カウントするようにしている。デコーデイングを
簡単にするためである。カウンタ３０のQ₁₁端子
は1024カウントに対応している。また、Q₁₁端子
の出力とタイミングコントロール４からのリセツ
ト信号のいずれかによつてカウンタ３０は、カウ
ント500にプリセツトされる。

デコーダ８は、カウンタ３０のQ₁₁端子と出力
端子G₁を接続するライン４０と、カウンタ３０
のQ₁〜Q₁₁の端子のいくつかと接続されて（接続
の詳細は図示せず）、カウンタ３０のカウント出
力が744，762，1007のとき論理出力を出力端子
G₂〜G₄に各々供給する論理回路４１，４２，４
３とを含んでいる。論理回路４２とライン４０の
信号は、EV端子及びOD端子の出力となる。

ゲート信号発生回路１１は、フリツプ・フロツ
プ５０，５１と、ORゲート５２とからなる。
ORゲート５２の出力は、500H〜744H及び762H
〜1007Hの間に発生するデータ区間ゲート信号で
ある。

次に、第５図及び第６図を参照しつつ第２図及
び第３図に示された回路の各部の動作について説
明する。

第５図Ａ〜Ｆは第３図のタイミングコントロー
ル回路４の各部の信号変化を示しており、第５図
Ａに示すようなＶ同期パルスがフリツプ・フロツ
プ２０をセツトし、その後に第５図Ｂに示すよう
なSHパルスがANDゲート２３に入力されるとフ
リツプ・フロツプ２１はセツトされて、そのＱ出
力のＤパルスが第５図Ｄの如く立ち上り、第５図
ＣのＨ同期パルスによつてリセツトされる。よつ
て、フリツプ・フロツプ２１のＱ出力は第５図Ｄ
の如くSHパルスの直後のＨパルスにより低レベ
ルになる。Ｄパルスが発生している間に、カウン
タ９及び１０の内いずれかがOVF出力を発生し
ていると、アンドゲート２５からリセツト出力Ｒ
が発生してＨパルスカウンタ７をリセツトし、Ｈ
パルスカウンタ７は、SHパルス直後のＨ同期パ
ルスから積算を再開する。また、カウンタ９もリ
セツトされる。

次に、第５図Ｅに示すようなデータ区間開始パ
ルスがフリツプ・フロツプ２１のＤパルスが発生
している間にデコーダ８のEV端子に表われると
（EVパルス）、ANDゲート２７から第５図Ｆに示
すようなリセツトパルスが送出される。このリセ
ツトパルスによりカウンタ１０がリセツトされ
る。また、Ｄパルスの発生している間に第５図Ｅ
の如きデータ区間開始パルスがOD端子に表われ
た場合（ODパルス）はANDゲート２６から第５
図Ｆに示されるが如きリセツトパルスが送出され
る。このリセツトパルスによりカウンタ９がリセ
ツトされる。

こうして、Ｖ同期パルス直後のSHパルスと
ODパルスとが同一水平走査期間（以下、Ｈ期間
と称する）内に生ずる毎に、カウンタ９はリセツ
トされる。また、Ｖ同期パルス直後のSHパルス
とEVパルスとが同一Ｈ期間内に生ずる毎にカウ
ンタ１０はリセツトされる。

ところが、奇数フイールドのSHパルスから偶
数フイールドのSHパルスの期間（263H）と、偶
数フイールドのSHパルスから奇数フイールドの
SHパルスまでの期間（262H）とが互いに異なつ
ている。従つて、Ｈパルスカウンタ７が奇数フイ
ールドのSHパルスによりリセツトされたとき
OD及びEVパルスが各フイールドのSHパルスと
略同一タイミングにて生ずることになる。

従つて、もし、Ｈパルスカウンタ７が偶数フイ
ールドのSHパルスのタイミングにリセツトされ
たとき、各SHパルスとOD又はEVパルスが同一
Ｈ期間には生じないこととなり、第１又は第２カ
ウンタ９，１０がリセツトせずオーバーフローし
てしまう。そうすると、この第１又は第２カウン
タのオーバーフロー出力により、タイミングコン
トローラ４のオアゲート２４を経た信号がアンド
ゲート５に供給されて、次のSHパルスのタイミ
ングにてＨパルスカウンタのリセツトパルスを生
じ、Ｈパルスカウンタ７をリセツトする。こうし
て、Ｈパルスカウンタ７が奇数フイールドのSH
によつてリセツトされると、以後は、正しいタイ
ミングにてOD，EVパルスが得られるのである。

第６Ａ図〜６Ｄ図を参照しつつ第２図の回路が
ビデオフオーマツトPCM信号のデータ区間に同
期する迄の初期動作について説明する。

第６Ａ図は、奇数フイールドのデータ区間開始
パルスをカウントするカウンタ９がデコーダ８か
らのOD出力ハ（第６Ａ図）を例えば連続して
８回積算することによつてカウンタ１０より先に
オーバフローしてOVF信号ホ（同図）をタイ
ミングコントロール回路４に供給する場合を示し
ている。カウンタ９のオーバーフローする時点が
偶数フイールドのSHパルス（同図）の後で奇
数フイールドのSHパルス（同図）の前である
とき、タイミングコントロール回路４は、この
OVF信号ホ（同図）とSHパルスによつてＨパ
ルスカウンタ７をリセツトし、カウンタ９もリセ
ツトする（同図）。従つて、Ｈパルスカウンタ
７はSHパルス直後のＨパルスから積算を再開す
ることとなり、奇数フイールドのデータ開始位置
と同期がとれる。

第６Ｂ図は、カウンタ１０がEVパルス（第６
Ｂ図）の所定数の積算によりカウン９よりも先
にオーバーフロー（同図）しかつオーバーフロ
ー時点が偶数フイールドのSHパルスの後で奇数
フイールドのSHパルスの前の場合を示している。
なお、この図においてはＶ同期パルス及びSHパ
ルスの波形は省略されている。EVパルス（同図
）によつてカウンタ１０がオーバーフローする
と、OVFパルス（同図）がタイミングコント
ロール回路４に供給される。タイミングコントロ
ール回路４は、カウンタ１０のOVFパルス（同
図）が発生した後に、奇数フイールドのSHパ
ルスが供給されるとリセツトパルス（同図）を
カウンタ７及び９に供給してリセツトする。これ
により、カウンタ７が積算を開始してそのカウン
ト値が263となると、EVパルスが発生する。この
EVパルスとSHパルスとが同期すると、カウンタ
１０のオーバーフローはリセツト（同図）され
る。

第６Ｃ図は、カウンタ９がカウンタ１０より早
くオーバーフロー（第６Ｃ図）しかつその時点
が奇数フイールドのSHパルス（同図）の後で
偶数フイールドのSHパルス（同図）の前であ
る場合を示している。

この場合は、次の偶数フイールドのSHパルス
（同図）でリセツトパルス（同図）が発生し
てカウンタ７はプリセツトされてカウンタ９はリ
セツトされるがカウンタ１０はリセツトされない
ので続く奇数フイールドに発生するEVパルス
（同図）によりカウンタ１０がオーバーフロー
すると再度カウンタ７をプリセツトする（同図
）。カウンタ１０がオーバーフロー（同図）
していてもリセツトパルス（同図）の発生によ
つてはカウンタ１０はリセツトされず（第３図参
照）、次の偶数フイールドのSHパルス発生による
デコーダ８からのEV出力（同図）によりリセ
ツトされる。この時点で、EV出力と偶数フイー
ルドのSHパルスとが同期する。

第６Ｄ図は、奇数フイールドのSHパルス（第
６Ｃ図）とODパルス（第６Ｄ図）とが同期
した場合を示す。

このとき、SHパルスとODパルスとによつて
カウンタ９はリセツトされるが、カウンタ７及び
１０はリセツトされない。EVパルス（同図）
が出力されてカウンタ１０がオーバーフローする
（同図）と、続くSHパルス（第６Ｃ図）の供
給によりカウンタ７及び９がリセツトされる（第
６図Ｄ，）。このとき、カウンタ１０はリセ
ツトされず、オーバーフローの出力を継続する。
次に、リセツトパルス（同図）から積算を再開
したカウンタ７がパルスを263個計数してEVパル
ス（同図）を出力する。これがSHパルスと同
期すると、カウンタ１０がリセツトされる（同図
）。

こうして、奇数フイールドのSHパルスとOD
パルスは同期し、偶数フイールドのSHパルスと
EVパルスは同期する。この同期が維持される限
り、カウンタ９及び１０はリセツトされ続け、同
期状態においてはタイミングコントロール回路４
からカウンタ７にリセツトパルスＲが供給される
ことはない。

第６Ｃ図と第６Ｄ図のような動作はSHパルス
とデータ区間開始パルス（OD出力及びEV出力）
とが一致しても奇数フイールドのSHパルスと偶
数フイールドのSHパルスとの時間的間隔が、奇
数フイールド→偶数フイールド及び偶数フイール
ド→奇数フイールドの場合で異なることによつて
生じている。

発明の効果以上説明したように、本発明によるデータ区間
抜き出し回路においては、入力ビデオフオーマツ
トPCM信号のSHパルス及びオーバーフロー出力
によつてリセツトされて当該ビデオフオーマツト
PCM信号のＨパルスをカウントするＨパルスカ
ウンタのカウント値が２つの所定値のいずれか一
方になる度にODパルスを発生し、他方の値にな
る度にEVパルスを発生すると共にＨパルスカウ
ンタのカウント値が所定範囲内にある間をデータ
区間であるとする一方、ODパルス及びEVパル
スが対応するSHパルスと同一Ｈ期間内に発生し
ない状態が引き続いていることを検出すると、こ
の状態が解消するまでＨパルスカウンタをSHパ
ルスによつてリセツトすることとしている。その
結果、ODパルス及びEVパルスが対応するSHパ
ルスと同一Ｈ期間内に発生するようになり、ドロ
ツプアウト等によりビデオフオーマツト信号のＶ
同期パルスやSHパルスが多少検出出来なくても
データ区間を正しく画定するデータ区間ゲート信
号を発生するので、データ抜き取りが出来る。ま
た、比較的に長いドロツプアウトがあつてもドロ
ツプアウト終了後直ちに回復する作用もある。更
に、奇数、偶数フイールドの判別回路を用いるこ
となく比較的簡単な回路構成からなつており、安
価である。

【図面の簡単な説明】

第１図は、ビデオフオーマツト信号の信号構成
を示す信号波形図、第２図は、本発明の実施例を
示す回路図、第３図及び第４図は、第２図の回路
の一部の具体例を示す回路図、第５図は、第３図
の回路の各部の信号波形を示す信号波形図、第６
Ａ乃至６Ｄ図は、第２図の回路の一部の信号波形
を示す信号波形図である。主要部分の符号の説明、１…データ分離回路、
２…CSパルス分離回路、３…SHパルス検出回
路、４…タイミングコントロール回路、５…Ｖ同
期パルス分離回路、６…Ｈ同期パルス分離開路、
７…Ｈパルスカウンタ、８…デコーダ、９…デー
タ区間開始パルス第１カウンタ、１０…データ区
間開始パルス第２カウンタ、１１…データ区間ゲ
ート信号発生回路。

Claims

【特許請求の範囲】

１ビデオフオーマツトPCM信号再生装置にお
けるデータ区間抜き出し回路であつて、入力ビデ
オフオーマツトPCM信号から電圧レベルの相違
によつて水平同期パルス、垂直同期パルス及びデ
ータ信号を分離検出する分離検出手段と、前記デ
ータ信号からデータ頭出しパルスを検出する頭出
しパルス検出回路と、１フレーム分の水平同期パ
ルスをカウントするＨパルスカウンタと、前記Ｈ
パルスカウンタのカウント値に応じてデータ区間
開始パルス及びデータ区間表示信号を発生するデ
コーダと、前記データ区間開始パルスをカウント
しかつそのカウント値が所定数値に達するとトリ
ガ信号を発生する開始パルスカウンタ手段と、前
記水平及び垂直同期パルス、データ区間開始パル
ス及びデータ頭出しパルスに応じて、前記データ
頭出しパルスと前記データ区間開始パルスが同一
水平走査期間内に発生したときのみ前記開始パル
スカウンタをリセツトしかつ前記トリガ信号に応
じて前記Ｈパルスカウンタをリセツトするタイミ
ングコントロール回路と、前記データ区間表示信
号に応じて前記ビデオフオーマツトPCM信号か
らデータ区間を抜き出すためのデータ区間ゲート
信号を発生するゲート信号発生回路とからなるこ
とを特徴とする回路。