JPH02213117A - 半導体装置のマスク合せ方法 - Google Patents
半導体装置のマスク合せ方法Info
- Publication number
- JPH02213117A JPH02213117A JP1034010A JP3401089A JPH02213117A JP H02213117 A JPH02213117 A JP H02213117A JP 1034010 A JP1034010 A JP 1034010A JP 3401089 A JP3401089 A JP 3401089A JP H02213117 A JPH02213117 A JP H02213117A
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- JP
- Japan
- Prior art keywords
- transistor
- figures
- type emitter
- photomask
- same
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置を製造する際の写真食刻工程に用い
られるフォトマスクのマスク合せ精度を向上させること
ができる半導体装置のマスク合せ方法に関するものであ
る。
られるフォトマスクのマスク合せ精度を向上させること
ができる半導体装置のマスク合せ方法に関するものであ
る。
従来の技術
従来より半導体装置を製造する為の写真食刻工程では、
半導体基板上の所望の位置に所望の図形を正確に形成す
るために、半導体基板とフォトマスクを整合させるマス
ク合せマークをフォトマスク上に設けておき、このマー
クを基準として両者を重ね合せる方法が一般に行われて
いる。第２図はバイポーラ型半導体装置における従来例
を示す図であり、第２図（ａ）は半導体基板とフォトマ
スクの合せマークを整合させた図、第２図（ｂ）は半導
体基板上に形成されたＮＰＮ トランジスタの平面図、
そして、第２図（Ｃ）は同じ＜： ＰＮＰ トランジス
タの平面図である。第２図（ａ）において１ａはＮＰＮ
トランジスタのＮ型エミッタ形成時に半導体基板上に形
成された合せマーク。３ａはコンタクト窓形成用のフォ
トマスクに設けられた合せマークである。また第２図（
ｂ）、および（Ｃ）において１はＮＰＮトランジスタの
Ｎ型エミッタ、２はＰＮＰ トランジスタのＰ型エミッ
タ、そして、３はコンタクト窓である。
半導体基板上の所望の位置に所望の図形を正確に形成す
るために、半導体基板とフォトマスクを整合させるマス
ク合せマークをフォトマスク上に設けておき、このマー
クを基準として両者を重ね合せる方法が一般に行われて
いる。第２図はバイポーラ型半導体装置における従来例
を示す図であり、第２図（ａ）は半導体基板とフォトマ
スクの合せマークを整合させた図、第２図（ｂ）は半導
体基板上に形成されたＮＰＮ トランジスタの平面図、
そして、第２図（Ｃ）は同じ＜： ＰＮＰ トランジス
タの平面図である。第２図（ａ）において１ａはＮＰＮ
トランジスタのＮ型エミッタ形成時に半導体基板上に形
成された合せマーク。３ａはコンタクト窓形成用のフォ
トマスクに設けられた合せマークである。また第２図（
ｂ）、および（Ｃ）において１はＮＰＮトランジスタの
Ｎ型エミッタ、２はＰＮＰ トランジスタのＰ型エミッ
タ、そして、３はコンタクト窓である。
発明が解決しようとする課題
このような従来の半導体装置のマスク合せ方法では、第
２図（ａ）の様にコンタクト窓形成用のフォトマスクに
設けられた合せマーク３ａが半導体基板上に形成された
合せマーク１ａの中心になる様にマスク合せを行う様に
できている。ここで合せマークｌａの図形と合せマーク
３ａの内債の図形との間隔を合せ余裕と呼び、通常これ
が上下左右均等になる様に調整する。この時、第２図（
ｂ）のＮＰＮ トランジスタを見るとＮ型エミッタ１と
コンタクト窓３は第２図（ａ）の合せマーク１ａと３ａ
との製作工程が対応している為、Ｎ型エミッタ１の図形
の中心にコンタクト窓３の図形を正確に入れる事ができ
る。しかしながら第２図（Ｃ）のＰＮＰトランジスタに
おいてはＰ型エミッタ２に対応する半導体基板上の合せ
マークとコンタクト窓形成用のフォトマスク上の合せマ
ークを整合させない為、コンタクト窓３がずれてしまう
ことがあり、その結果、製品の特性及び歩留を低下させ
てしまうという問題点を有していた。
２図（ａ）の様にコンタクト窓形成用のフォトマスクに
設けられた合せマーク３ａが半導体基板上に形成された
合せマーク１ａの中心になる様にマスク合せを行う様に
できている。ここで合せマークｌａの図形と合せマーク
３ａの内債の図形との間隔を合せ余裕と呼び、通常これ
が上下左右均等になる様に調整する。この時、第２図（
ｂ）のＮＰＮ トランジスタを見るとＮ型エミッタ１と
コンタクト窓３は第２図（ａ）の合せマーク１ａと３ａ
との製作工程が対応している為、Ｎ型エミッタ１の図形
の中心にコンタクト窓３の図形を正確に入れる事ができ
る。しかしながら第２図（Ｃ）のＰＮＰトランジスタに
おいてはＰ型エミッタ２に対応する半導体基板上の合せ
マークとコンタクト窓形成用のフォトマスク上の合せマ
ークを整合させない為、コンタクト窓３がずれてしまう
ことがあり、その結果、製品の特性及び歩留を低下させ
てしまうという問題点を有していた。
本発明はこのような問題点を解決するもので、半導体基
板上に合せマークを１つ増すことによりＮＰＮトランジ
スタのＮ型エミッタ、ＰＮＰ）ランジスタのＰ型エミッ
タの両方とコンタクト窓とのマスク合せずれを最少にす
ることができる半導体装置のマスク合せ方法を提供する
ことを目的とするものである。
板上に合せマークを１つ増すことによりＮＰＮトランジ
スタのＮ型エミッタ、ＰＮＰ）ランジスタのＰ型エミッ
タの両方とコンタクト窓とのマスク合せずれを最少にす
ることができる半導体装置のマスク合せ方法を提供する
ことを目的とするものである。
課題を解決するための手段
この問題点を解決する為にＰＮＰ ）ランジスタのＰ型
エミッタ形成の際に半導体基板上にＮＰＮトランジスタ
のＮ型エミッタ形成時に設けられた合せマークと隣接し
た場所に新たな合せマークを設ける。そしてこれら２つ
の合せマークに対応するコンタクト窓形成用のフォトマ
スクに設けられた合せマークを整合させる構成となって
いる。
エミッタ形成の際に半導体基板上にＮＰＮトランジスタ
のＮ型エミッタ形成時に設けられた合せマークと隣接し
た場所に新たな合せマークを設ける。そしてこれら２つ
の合せマークに対応するコンタクト窓形成用のフォトマ
スクに設けられた合せマークを整合させる構成となって
いる。
作用
この構成によれば、フォトマスク上に設けられた合せマ
ークをコンタクト窓の形成にＮＰＮ）ランジスタのＮ型
エミッタ、及びＰＮＰ トランジスタのＰ型エミッタ形
成時に形成された両方の合せマークの中心に位置させる
ようにマスク合せを行う事ができる。
ークをコンタクト窓の形成にＮＰＮ）ランジスタのＮ型
エミッタ、及びＰＮＰ トランジスタのＰ型エミッタ形
成時に形成された両方の合せマークの中心に位置させる
ようにマスク合せを行う事ができる。
実施例
以下に本発明の一実施例を第１図（ａ）〜（Ｃ）を参照
して詳しく説明する。
して詳しく説明する。
第１図（ａ）は従来例にあげた合せマークにさらにＰＮ
Ｐ ）ランジスタのＰ型エミッタ形成時に形成する合せ
マーク２ａを追加した半導体基板とフォトマスクのマス
ク合せマークを整合させた状態を示す図、第２［ｍ（ｂ
）及び（Ｃ）は従来例と同じＮＰＮ トランジスタおよ
びＰＮＰトランジスタの平面図である。第１図（ａ）の
様にＰＮＰ トランジスタのＰ型エミッタ形成の際に、
半導体基板上にＮＰＮ トランジスタのＮ型エミッタ形
成時に設けられた合せマーク１ａと隣接した場所にＰＮ
ＰトランジスタのＰ型エミッタ形成用の合せマーク２ａ
を形成する。そして所定の拡散工程を終えた後、コンタ
クト窓形成工程においてフォトマスク上に設けられた合
せマーク３ａを半導体基板上の前記の合せマーク１ａと
２ａの合せマークの中心にはいるようにマスク合せを行
う。この時、合せマーク１ａ及び２ａの図形と合せマー
ク３ａの内側の図形との間隔（合わせ余裕）を上下左右
できるだけ均等になるように調整する。
Ｐ ）ランジスタのＰ型エミッタ形成時に形成する合せ
マーク２ａを追加した半導体基板とフォトマスクのマス
ク合せマークを整合させた状態を示す図、第２［ｍ（ｂ
）及び（Ｃ）は従来例と同じＮＰＮ トランジスタおよ
びＰＮＰトランジスタの平面図である。第１図（ａ）の
様にＰＮＰ トランジスタのＰ型エミッタ形成の際に、
半導体基板上にＮＰＮ トランジスタのＮ型エミッタ形
成時に設けられた合せマーク１ａと隣接した場所にＰＮ
ＰトランジスタのＰ型エミッタ形成用の合せマーク２ａ
を形成する。そして所定の拡散工程を終えた後、コンタ
クト窓形成工程においてフォトマスク上に設けられた合
せマーク３ａを半導体基板上の前記の合せマーク１ａと
２ａの合せマークの中心にはいるようにマスク合せを行
う。この時、合せマーク１ａ及び２ａの図形と合せマー
ク３ａの内側の図形との間隔（合わせ余裕）を上下左右
できるだけ均等になるように調整する。
なお、上記実施例はバイポーラ型半導体装置におけるエ
ミッタとコンタクト窓の合せマークに関するものである
が、その他の工程でも応用する事ができる。もちろんＭ
Ｏ８型半導体装置においても応用できる。
ミッタとコンタクト窓の合せマークに関するものである
が、その他の工程でも応用する事ができる。もちろんＭ
Ｏ８型半導体装置においても応用できる。
発明の効果
以上の様な構成の結果、第１図（Ｃ）のＰＮＰトランジ
スタのＰ型エミッタ２も第１図（ｂ）のＮＰＮ ｌ−ラ
ンジスタのＮ型エミッタ１と同様に合せマークと対応し
ている為、コンタクト窓３を１及び２の中心に形成する
事ができる。これにより１及び２と３のマスク合せずれ
を最少にする事ができ製品の特性及び歩留等が向上する
。
スタのＰ型エミッタ２も第１図（ｂ）のＮＰＮ ｌ−ラ
ンジスタのＮ型エミッタ１と同様に合せマークと対応し
ている為、コンタクト窓３を１及び２の中心に形成する
事ができる。これにより１及び２と３のマスク合せずれ
を最少にする事ができ製品の特性及び歩留等が向上する
。
【図面の簡単な説明】
トランジスタの平面図、（Ｃ）は同じ＜ ＰＮＰ トラ
ンランジスタの平面図、同じ＜ ＰＮＰ ）ランジスタ
の平面図である。 １ａ・・・・・・ＮＰＮ トランジスタのＮ型エミッタ
形成時に形成される合せマーク、２ａ・・・・・・ＰＮ
Ｐ トランジスタのＰ型エミッタ形成時に形成される合
せマーク、３ａ・・・・・・コンタクト窓形成用のフォ
トマスクに設けられた合せマーク、１・・・・・・ＮＰ
Ｎ トランジスタのＮ型エミッタ、２・・・・・・ＰＮ
Ｐ トランジスタのＰ型エミッタ、３・・・・・・コン
タクト窓。
ンランジスタの平面図、同じ＜ ＰＮＰ ）ランジスタ
の平面図である。 １ａ・・・・・・ＮＰＮ トランジスタのＮ型エミッタ
形成時に形成される合せマーク、２ａ・・・・・・ＰＮ
Ｐ トランジスタのＰ型エミッタ形成時に形成される合
せマーク、３ａ・・・・・・コンタクト窓形成用のフォ
トマスクに設けられた合せマーク、１・・・・・・ＮＰ
Ｎ トランジスタのＮ型エミッタ、２・・・・・・ＰＮ
Ｐ トランジスタのＰ型エミッタ、３・・・・・・コン
タクト窓。
Claims (1)
- 半導体基板上に各別の工程で作り込まれた複数の同一図
形に前記図形と同数で同一あるいは類似の形状の図形を
備えたフォトマスクを用いてマスク合せを行う事を特徴
とする半導体装置のマスク合せ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034010A JPH02213117A (ja) | 1989-02-14 | 1989-02-14 | 半導体装置のマスク合せ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034010A JPH02213117A (ja) | 1989-02-14 | 1989-02-14 | 半導体装置のマスク合せ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213117A true JPH02213117A (ja) | 1990-08-24 |
Family
ID=12402453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034010A Pending JPH02213117A (ja) | 1989-02-14 | 1989-02-14 | 半導体装置のマスク合せ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213117A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271429A (ja) * | 1987-03-31 | 1987-11-25 | Seiko Epson Corp | Ｍｏｓ型電界効果トランジスタの製造方法 |
| JPS6450529A (en) * | 1987-08-21 | 1989-02-27 | Oki Electric Ind Co Ltd | Wafer alignment |
-
1989
- 1989-02-14 JP JP1034010A patent/JPH02213117A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271429A (ja) * | 1987-03-31 | 1987-11-25 | Seiko Epson Corp | Ｍｏｓ型電界効果トランジスタの製造方法 |
| JPS6450529A (en) * | 1987-08-21 | 1989-02-27 | Oki Electric Ind Co Ltd | Wafer alignment |
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