JPH0142638B2 - - Google Patents
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- JPH0142638B2 JPH0142638B2 JP58237766A JP23776683A JPH0142638B2 JP H0142638 B2 JPH0142638 B2 JP H0142638B2 JP 58237766 A JP58237766 A JP 58237766A JP 23776683 A JP23776683 A JP 23776683A JP H0142638 B2 JPH0142638 B2 JP H0142638B2
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- semiconductor layer
- semiconductor
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- electrode
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- 239000004065 semiconductor Substances 0.000 claims description 59
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
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- H10D62/206—Cathode base regions of thyristors
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- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/281—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/291—Gate electrodes for thyristors
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- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は制御電流により主電流の導通・非導通
を制御できるゲートターンオフサイリスタ（以下
GTOと略記）あるいはトランジスタ（以下TRS
と略記）の如き半導体装置に係り、特にその遮断
性能を向上できる接合構造に関するものである。
を制御できるゲートターンオフサイリスタ（以下
GTOと略記）あるいはトランジスタ（以下TRS
と略記）の如き半導体装置に係り、特にその遮断
性能を向上できる接合構造に関するものである。
GTOやTRSではエミツタ層を少なくとも１個
以上のほぼ一定幅の細長い短冊状領域から成るも
のとし、これに隣接するベース層と共に半導体基
体の一方の主表面に露出せしめ、各短冊状領域に
は一方の主電極、ベース層には各短冊状領域を実
質的に取り囲むように制御電極が低抵抗接触さ
れ、半導体基体の他方の主表面には他方の主電極
が低抵抗接触され、各電極は夫々一対の主端子と
制御端子に接続された構成となつている。
以上のほぼ一定幅の細長い短冊状領域から成るも
のとし、これに隣接するベース層と共に半導体基
体の一方の主表面に露出せしめ、各短冊状領域に
は一方の主電極、ベース層には各短冊状領域を実
質的に取り囲むように制御電極が低抵抗接触さ
れ、半導体基体の他方の主表面には他方の主電極
が低抵抗接触され、各電極は夫々一対の主端子と
制御端子に接続された構成となつている。
以下GTOを例に採つて具体的に説明する。
第１図は従来のGTOの一例を示している。半
導体基体１の一方の主表面には、カソード電極２
とゲート電極３が交互に設けられている。これら
の電極は、それぞれカソード端子５とゲート端子
６に接続されている。また、他方の主表面にはア
ノード電極４が設けられ、アノード端子７に接続
されている。第２図は第１図の一部縦断面図で第
１図と同一部分には同じ符号を示した。半導体基
体１は、ｎ型エミツタ層２０、ｐ型ベース層３
０、ｎ型ベース層１０、ｐ型エミツタ層４０から
成る。
導体基体１の一方の主表面には、カソード電極２
とゲート電極３が交互に設けられている。これら
の電極は、それぞれカソード端子５とゲート端子
６に接続されている。また、他方の主表面にはア
ノード電極４が設けられ、アノード端子７に接続
されている。第２図は第１図の一部縦断面図で第
１図と同一部分には同じ符号を示した。半導体基
体１は、ｎ型エミツタ層２０、ｐ型ベース層３
０、ｎ型ベース層１０、ｐ型エミツタ層４０から
成る。
第２図の構成は単位GTOと見做され、これが
複数個並列にされた構成が第１図である。即ち、
ｎ型エミツタ層２０は短冊状であり、各短冊状ｎ
型エミツタ層２０にはカソード電極２が低抵抗接
触し、各短冊状ｎ型エミツタ層２０の幅方向の両
側にはゲート端子６に直接接続されたゲート電極
３が低抵抗接触し、ｐ型エミツタ層４０にはアノ
ード電極４が低抵抗接触されている。
複数個並列にされた構成が第１図である。即ち、
ｎ型エミツタ層２０は短冊状であり、各短冊状ｎ
型エミツタ層２０にはカソード電極２が低抵抗接
触し、各短冊状ｎ型エミツタ層２０の幅方向の両
側にはゲート端子６に直接接続されたゲート電極
３が低抵抗接触し、ｐ型エミツタ層４０にはアノ
ード電極４が低抵抗接触されている。
第１図及び第２図においてpn接合が露出する
表面には、図示していないが、シリコン酸化膜、
ガラス膜、あるいはシリコンゴムなどのパツシベ
ーシヨン膜が設けられている。また、ライフタイ
ムキラーとして金などがドープされている。
表面には、図示していないが、シリコン酸化膜、
ガラス膜、あるいはシリコンゴムなどのパツシベ
ーシヨン膜が設けられている。また、ライフタイ
ムキラーとして金などがドープされている。
次に従来のGTOのターンオフ動作を、第２図
を用いて説明する。GTOを導通状態から非導通
状態へターンオフさせるには、ゲート端子６から
ゲート電流を引き抜く。このとき、GTOの導通
状態をつくり出しているｐ型ベース層３０に蓄積
された過剰キヤリアは、ゲート電極３に近い領域
から順次掃き出される。このため、ゲート電極３
に近い側より順次導通領域がターンオフしてい
く。従つて、従来のGTOの場合、ｎ型エミツタ
層２０の両側から同じ大きさのゲート電流が引き
抜かれるので、最終的にはｎ型エミツタ層２０の
中央に導通領域C1が残り電流が集中する。ｎ型
エミツタ層２０の下のターンオフし終つたｐ型ベ
ース層３０の中には過剰キヤリアがないので、そ
の部分の抵抗は熱平衡状態のそれになつている。
このため、ゲート電極３からｎ型エミツタ層２０
の中央部の導通領域に至るゲート電流経路の抵抗
ｒがターンオフ初期より大きくなり、ゲート電流
が引き抜きにくくなる。この状態で、GTOを完
全にターンオフするのに十分なゲート電流を引き
抜けない場合には、電流集中部分において電力損
失のために過大な温度上昇が起こり熱破壊に至
る。
を用いて説明する。GTOを導通状態から非導通
状態へターンオフさせるには、ゲート端子６から
ゲート電流を引き抜く。このとき、GTOの導通
状態をつくり出しているｐ型ベース層３０に蓄積
された過剰キヤリアは、ゲート電極３に近い領域
から順次掃き出される。このため、ゲート電極３
に近い側より順次導通領域がターンオフしてい
く。従つて、従来のGTOの場合、ｎ型エミツタ
層２０の両側から同じ大きさのゲート電流が引き
抜かれるので、最終的にはｎ型エミツタ層２０の
中央に導通領域C1が残り電流が集中する。ｎ型
エミツタ層２０の下のターンオフし終つたｐ型ベ
ース層３０の中には過剰キヤリアがないので、そ
の部分の抵抗は熱平衡状態のそれになつている。
このため、ゲート電極３からｎ型エミツタ層２０
の中央部の導通領域に至るゲート電流経路の抵抗
ｒがターンオフ初期より大きくなり、ゲート電流
が引き抜きにくくなる。この状態で、GTOを完
全にターンオフするのに十分なゲート電流を引き
抜けない場合には、電流集中部分において電力損
失のために過大な温度上昇が起こり熱破壊に至
る。
さて、GTOが破壊せずにターンオフ動作する
か否かを表わす重要な特性として安全動作領域
（以下ASOと略記する）がある。これは、GTO
を破壊せずにターンオフできる時のアノード電流
とアノード・カソード間電圧を各々縦軸、横軸に
とつて図表化して得られる範囲であり、当然広い
ことが望ましい。第３図は、このASOの一例で
ある。斜線を施した部分がASOであり、ターン
オフ時の電流・電圧軌跡がこの範囲内におさまれ
ば、GTOは破壊せずに動作する。なお、アノー
ド電流のかわりにカソード電流密度を用いてもよ
い。また、特定の値のカソード電流密度でGTO
をターンオフする場合に、GTOを破壊しない最
大のアノード・カソード間電圧でASOの大きさ
を表わしてもよい。
か否かを表わす重要な特性として安全動作領域
（以下ASOと略記する）がある。これは、GTO
を破壊せずにターンオフできる時のアノード電流
とアノード・カソード間電圧を各々縦軸、横軸に
とつて図表化して得られる範囲であり、当然広い
ことが望ましい。第３図は、このASOの一例で
ある。斜線を施した部分がASOであり、ターン
オフ時の電流・電圧軌跡がこの範囲内におさまれ
ば、GTOは破壊せずに動作する。なお、アノー
ド電流のかわりにカソード電流密度を用いてもよ
い。また、特定の値のカソード電流密度でGTO
をターンオフする場合に、GTOを破壊しない最
大のアノード・カソード間電圧でASOの大きさ
を表わしてもよい。
従来のGTOにおいては、ASOを拡大するため
に、第２図のようにｎ型エミツタ層２０の両側に
ゲート電極３を設ける、ｎ型エミツタ層２０の幅
を狭くする、またｎ型ベース層１０を厚くするな
ど種々の工夫がなされたが、ASOの広さには限
界があつた。実際、カソード電流密度が1000A／
cm2程度のとき、GTOが破壊しない最大のアノー
ド・カソード間電圧を200〜300V以上にすること
はできなかつた。このため、GTOを使用する時
には破壊を防ぐためスナバー回路と称する保護回
路が必要となり、回路の複雑化、装置の大型化を
招いていた。
に、第２図のようにｎ型エミツタ層２０の両側に
ゲート電極３を設ける、ｎ型エミツタ層２０の幅
を狭くする、またｎ型ベース層１０を厚くするな
ど種々の工夫がなされたが、ASOの広さには限
界があつた。実際、カソード電流密度が1000A／
cm2程度のとき、GTOが破壊しない最大のアノー
ド・カソード間電圧を200〜300V以上にすること
はできなかつた。このため、GTOを使用する時
には破壊を防ぐためスナバー回路と称する保護回
路が必要となり、回路の複雑化、装置の大型化を
招いていた。
本発明の目的は、電流遮断時の制御端子からの
電流引き抜き効果を改善し、ASOを拡大させた
半導体装置を提供することにある。
電流引き抜き効果を改善し、ASOを拡大させた
半導体装置を提供することにある。
本発明の特徴とするところは、ほぼ一定幅の細
長い第一半導体層の幅方向の一方側の第二半導体
層に第一制御電極が低抵抗接触され、この第一制
御電極は制御端子と直接接続されており、第一半
導体層の幅方向の他方側の第二半導体層に第二制
御電極が低抵抗接触され、この第二制御電極は両
制御電極間における第二半導体層の内部抵抗と第
一制御電極を介して制御端子と接続され、第二半
導体層に隣接した第三半導体層と第一半導体層の
間で両制御電極間における第二半導体層以外の部
分の第二半導体層の内部抵抗を大ならしめる手段
を有していることにある。
長い第一半導体層の幅方向の一方側の第二半導体
層に第一制御電極が低抵抗接触され、この第一制
御電極は制御端子と直接接続されており、第一半
導体層の幅方向の他方側の第二半導体層に第二制
御電極が低抵抗接触され、この第二制御電極は両
制御電極間における第二半導体層の内部抵抗と第
一制御電極を介して制御端子と接続され、第二半
導体層に隣接した第三半導体層と第一半導体層の
間で両制御電極間における第二半導体層以外の部
分の第二半導体層の内部抵抗を大ならしめる手段
を有していることにある。
まず、本発明の動作原理を説明する。
本発明者等は、第４図に示すようにGTOのゲ
ート電極を一つおきにゲート端子６に直接接続す
る構造によつてASOが飛躍的に拡大することを
確認した。そこで、実験的並びに理論的検討を行
なつた結果、以下のようなメカニズムでASOが
拡大することが明らかになつた。第５図は第２図
と同様単位GTOの縦断面を示している。
ート電極を一つおきにゲート端子６に直接接続す
る構造によつてASOが飛躍的に拡大することを
確認した。そこで、実験的並びに理論的検討を行
なつた結果、以下のようなメカニズムでASOが
拡大することが明らかになつた。第５図は第２図
と同様単位GTOの縦断面を示している。
尚、第４図、第５図において、第１図、第２図
と同一物・相当物には同一符号をつけている。
と同一物・相当物には同一符号をつけている。
短冊状のｎ型エミツタ層２０の両側にはゲート
電極３ａ，３ｂが低抵抗接触されているが、その
内、ゲート電極３ａはゲート端子６に直接接続さ
れているが、ゲート電極３ｂは抵抗Ｒを介してゲ
ート端子６と接続されている。抵抗Ｒは後述する
ようにｐ型ベース層３０の内部抵抗である。
電極３ａ，３ｂが低抵抗接触されているが、その
内、ゲート電極３ａはゲート端子６に直接接続さ
れているが、ゲート電極３ｂは抵抗Ｒを介してゲ
ート端子６と接続されている。抵抗Ｒは後述する
ようにｐ型ベース層３０の内部抵抗である。
抵抗Ｒが存在するので、ターンオフ初期にゲー
ト電流はｎ型エミツタ層２０の片側すなわちゲー
ト電極３ａ側から主として引き抜かれる。従つて
導通領域はゲート電極３ａ側から順次ターンオフ
していくので、図中C2のように反対側のゲート
電極膜３ｂに近い領域に電流が集中していく。第
６図は、第５図のカソード側平面図である。ター
ンオフの最終段階では従来のGTOで観測されて
いるように、図中のＳのようなスポツト状に電流
が集中する。従来のGTOの場合には、電流スポ
ツトＳはｎ型エミツタ層２０の幅方向の中央付近
に生じるがこの図のGTOの場合にはゲート電極
３ｂに近い領域に生じる。このとき、ゲート電極
３ａと電流スポツトＳの間のｐ型ベース層３０内
の抵抗r1はかなり大きくなつているので、ゲート
電極３ａ側からのゲート電流引き抜きは困難であ
る。しかし、逆にゲート電極３ｂ側からはゲート
電流が引き抜き易くなる。これは、第６図におい
て破線で示したような電流経路がｐ型ベース層３
０内にできるからである。電流スポツトＳとゲー
ト電極３ｂは近接しているので、両者の間のｐ型
ベース層３０内の抵抗r2はかなり小さい。また、
ゲート電極３ｂと３ａの間では、ｎ型エミツタ層
２０下のｐ型ベース層のほぼ全体が電流経路とな
つている（図では便宜上２本の破線しか示さなか
つた）。このため、両ゲート電極間の抵抗（第５
図の抵抗Ｒ）もかなり小さくなり、破線の電流経
路を通つて比較的大きなゲート電流が引き抜かれ
る。従つてASOが拡大する。
ト電流はｎ型エミツタ層２０の片側すなわちゲー
ト電極３ａ側から主として引き抜かれる。従つて
導通領域はゲート電極３ａ側から順次ターンオフ
していくので、図中C2のように反対側のゲート
電極膜３ｂに近い領域に電流が集中していく。第
６図は、第５図のカソード側平面図である。ター
ンオフの最終段階では従来のGTOで観測されて
いるように、図中のＳのようなスポツト状に電流
が集中する。従来のGTOの場合には、電流スポ
ツトＳはｎ型エミツタ層２０の幅方向の中央付近
に生じるがこの図のGTOの場合にはゲート電極
３ｂに近い領域に生じる。このとき、ゲート電極
３ａと電流スポツトＳの間のｐ型ベース層３０内
の抵抗r1はかなり大きくなつているので、ゲート
電極３ａ側からのゲート電流引き抜きは困難であ
る。しかし、逆にゲート電極３ｂ側からはゲート
電流が引き抜き易くなる。これは、第６図におい
て破線で示したような電流経路がｐ型ベース層３
０内にできるからである。電流スポツトＳとゲー
ト電極３ｂは近接しているので、両者の間のｐ型
ベース層３０内の抵抗r2はかなり小さい。また、
ゲート電極３ｂと３ａの間では、ｎ型エミツタ層
２０下のｐ型ベース層のほぼ全体が電流経路とな
つている（図では便宜上２本の破線しか示さなか
つた）。このため、両ゲート電極間の抵抗（第５
図の抵抗Ｒ）もかなり小さくなり、破線の電流経
路を通つて比較的大きなゲート電流が引き抜かれ
る。従つてASOが拡大する。
可変内部抵抗Ｒの変動が大きい程、ゲート電流
の引き抜きは容易になる。即ち、ターンオフ初期
においては導通領域はｎ型エミツタ層２０とｐ型
エミツタ層４０間の全域に存在するから第６図に
点線で示す電流経路は存在しない。従つて、この
時期における内部抵抗Ｒは第６図に示すように、
ｎ型エミツタ層２０の長手方向端部を巡ぐる一点
鎖線で示す電流経路におけるものである。この一
点鎖線で示す電流経路の内部抵抗が小さいと、タ
ーンオフ初期においてゲート電流はゲート電極３
ｂ側からも引き抜かれる。この成分が大きい程ゲ
ート電極３ａ側から引き抜かれるゲート電流は小
さくなり、導通領域C2のゲート電極３ｂ側への
偏倚が遅れることになる。従つて、一点鎖線で示
す電流経路の内部抵抗は大きい方が良い。一方、
ターンオフ最終時期にゲート電極３ｂ側から引き
抜けるゲート電流が大きい程、ゲート電極３ｂ側
に近付けられた電流スポツトは容易に消滅する。
一点鎖線で示す電流経路における内部抵抗を大き
くさせたとしても、点線で示す電流経路の内部抵
抗が充分小さいので、全体としての内部抵抗の増
加は小さい。むしろ、一点鎖線で示す電流経路に
おける内部抵抗が大きいことによつて、電流スポ
ツトＳが速やかに一層ゲート電極３ｂ側に形成さ
れ、点線で示す電流経路の内部抵抗が速やかに充
分小さくなつた方が、ターンオフ全体からみれ
ば、むしろ好都合である。
の引き抜きは容易になる。即ち、ターンオフ初期
においては導通領域はｎ型エミツタ層２０とｐ型
エミツタ層４０間の全域に存在するから第６図に
点線で示す電流経路は存在しない。従つて、この
時期における内部抵抗Ｒは第６図に示すように、
ｎ型エミツタ層２０の長手方向端部を巡ぐる一点
鎖線で示す電流経路におけるものである。この一
点鎖線で示す電流経路の内部抵抗が小さいと、タ
ーンオフ初期においてゲート電流はゲート電極３
ｂ側からも引き抜かれる。この成分が大きい程ゲ
ート電極３ａ側から引き抜かれるゲート電流は小
さくなり、導通領域C2のゲート電極３ｂ側への
偏倚が遅れることになる。従つて、一点鎖線で示
す電流経路の内部抵抗は大きい方が良い。一方、
ターンオフ最終時期にゲート電極３ｂ側から引き
抜けるゲート電流が大きい程、ゲート電極３ｂ側
に近付けられた電流スポツトは容易に消滅する。
一点鎖線で示す電流経路における内部抵抗を大き
くさせたとしても、点線で示す電流経路の内部抵
抗が充分小さいので、全体としての内部抵抗の増
加は小さい。むしろ、一点鎖線で示す電流経路に
おける内部抵抗が大きいことによつて、電流スポ
ツトＳが速やかに一層ゲート電極３ｂ側に形成さ
れ、点線で示す電流経路の内部抵抗が速やかに充
分小さくなつた方が、ターンオフ全体からみれ
ば、むしろ好都合である。
以上の考察に基き、本発明では、一点鎖線で示
した電流経路における内部抵抗、即ち、ｐ型ベー
ス層（第二半導体層）に隣接したｎ型ベース層
（第三半導体層）とｎ型エミツタ層（第一半導体
層）の間で両ゲート電極（制御電極）間における
ｐ型ベース層（第二半導体層）以外の部分のｐ型
ベース層（第二半導体層）の内部抵抗を大ならし
める手段を設けている。
した電流経路における内部抵抗、即ち、ｐ型ベー
ス層（第二半導体層）に隣接したｎ型ベース層
（第三半導体層）とｎ型エミツタ層（第一半導体
層）の間で両ゲート電極（制御電極）間における
ｐ型ベース層（第二半導体層）以外の部分のｐ型
ベース層（第二半導体層）の内部抵抗を大ならし
める手段を設けている。
本発明者等が実験により、同一電流を遮断した
場合、破壊直前のアノード・カソード間電圧が一
点鎖線で示す電流経路の内部抵抗によつてどのよ
うに変化するかを調べたところ、この内部抵抗が
大きくなる程、アノード・カソード間電圧は増加
し、ASOを拡大できることが確められた。
場合、破壊直前のアノード・カソード間電圧が一
点鎖線で示す電流経路の内部抵抗によつてどのよ
うに変化するかを調べたところ、この内部抵抗が
大きくなる程、アノード・カソード間電圧は増加
し、ASOを拡大できることが確められた。
以下、図面に示した実施例と共に本発明を説明
する。
する。
以下の各図面の実施例において、第４図〜第６
図に示したものと同一物、相当物には第４図〜第
６図のものと同一符号を付けている。
図に示したものと同一物、相当物には第４図〜第
６図のものと同一符号を付けている。
第７図は本発明の一実施例になる単位GTOの
カソード側平面図で、第８図は第７図の−切
断線に沿つた縦断面図である。
カソード側平面図で、第８図は第７図の−切
断線に沿つた縦断面図である。
この実施例においては、ｎ型エミツタ層２０の
長手方向端部のｐ型ベース層３０内にｎ型拡散層
２１，２２が設けられている。ｎ型拡散層２１，
２２の存在によつて、この部分のｐ型ベース層３
０の内部抵抗が大きくされている。ｎ型拡散層２
１，２２はｎ型エミツタ層２０の一部を構成しな
い。そして、カソード電極２が低抵抗接触される
ことはなく、上表面は図示していないパツシベー
シヨン膜が設けられる。
長手方向端部のｐ型ベース層３０内にｎ型拡散層
２１，２２が設けられている。ｎ型拡散層２１，
２２の存在によつて、この部分のｐ型ベース層３
０の内部抵抗が大きくされている。ｎ型拡散層２
１，２２はｎ型エミツタ層２０の一部を構成しな
い。そして、カソード電極２が低抵抗接触される
ことはなく、上表面は図示していないパツシベー
シヨン膜が設けられる。
ｎ型拡散層２１，２２は各単位GTO毎に独立
して設けられても良いし、隣接する単位GTOの
ものと連続していても良い。ｐ型ベース層３０の
内部抵抗の増加量はｎ型拡散層２１，２２の形状
によつて決まる。
して設けられても良いし、隣接する単位GTOの
ものと連続していても良い。ｐ型ベース層３０の
内部抵抗の増加量はｎ型拡散層２１，２２の形状
によつて決まる。
第９図、第１０図に示す第二の実施例では、ｎ
型拡散層２１，２２を設ける代りに、ｐ型ベース
層３０に溝３１，３２が設けられている。溝３
１，３２内にはパツシベーシヨン膜が設けられる
が図示してない。
型拡散層２１，２２を設ける代りに、ｐ型ベース
層３０に溝３１，３２が設けられている。溝３
１，３２内にはパツシベーシヨン膜が設けられる
が図示してない。
第１１図、第１２図は本発明の第三の実施例を
示している。
示している。
この実施例では、ｐ型エミツタ層２０の長手方
向端部のｐ型ベース層３０が隣接したｎ型ベース
層１０にかけてエツチング等の公知技術手段によ
り除去されている。従つて、ｎ型ベース層１０と
ｐ型ベース層３０が隣接してできるpn接合は除
去部における傾斜面１ａ，１ｂに露出している。
向端部のｐ型ベース層３０が隣接したｎ型ベース
層１０にかけてエツチング等の公知技術手段によ
り除去されている。従つて、ｎ型ベース層１０と
ｐ型ベース層３０が隣接してできるpn接合は除
去部における傾斜面１ａ，１ｂに露出している。
第１３図、第１４図の第四の実施例では、ｎ型
ベース層１０とｐ型ベース層３０が隣接してでき
るpn接合の露出端部が、特にｎ型エミツタ層２
０の長手方向端部において半導体基体１のカソー
ド側主表面に露出されている。
ベース層１０とｐ型ベース層３０が隣接してでき
るpn接合の露出端部が、特にｎ型エミツタ層２
０の長手方向端部において半導体基体１のカソー
ド側主表面に露出されている。
露出端子がｎ型エミツタ層２０とｐ型ベース層
３０のpn接合露出端部に接近している程、内部
抵抗は高くなる。
３０のpn接合露出端部に接近している程、内部
抵抗は高くなる。
第７図〜第１４図の各実施例においては、いず
れも、ｎ型エミツタ層２０の長手方向端部のｐ型
ベース層３０の内部抵抗が、この部分における断
面積を低減することにより増大化されている。
れも、ｎ型エミツタ層２０の長手方向端部のｐ型
ベース層３０の内部抵抗が、この部分における断
面積を低減することにより増大化されている。
従つて、ターンオフ初期において、ゲート電極
３ｂを介して引き抜かれるゲート電流はゲート電
極３ａを介して引き抜かれるゲート電流より充分
に小さくされるため、導通領域は速やかにしか
も、一層ゲート電極３ｂに接近する。
３ｂを介して引き抜かれるゲート電流はゲート電
極３ａを介して引き抜かれるゲート電流より充分
に小さくされるため、導通領域は速やかにしか
も、一層ゲート電極３ｂに接近する。
以上の実施例では、ｐ型エミツタ層４０は下側
主表面全面に設けられているが、その一部を欠除
させ、代りにｎ型高不純物濃度層を設けて、アノ
ード電極４と低抵抗接触させたアノードエミツタ
短絡型のGTOにも本発明は適用できる。
主表面全面に設けられているが、その一部を欠除
させ、代りにｎ型高不純物濃度層を設けて、アノ
ード電極４と低抵抗接触させたアノードエミツタ
短絡型のGTOにも本発明は適用できる。
また、各層１０〜４０，２１，２２の導電型を
反転させたGTOにも適用可能である。
反転させたGTOにも適用可能である。
TRSについては実施例を挙げなかつたが、ｎ
型ベース層がｎ型コレクタ層相当としてここに、
コレクタ電極を低抵抗接触させれば良い。
型ベース層がｎ型コレクタ層相当としてここに、
コレクタ電極を低抵抗接触させれば良い。
以上説明したように、本発明によれば、電流遮
断時の制御端子からの電流引き抜きを改善し、
ASOを拡大させた半導体装置を得ることができ
る。
断時の制御端子からの電流引き抜きを改善し、
ASOを拡大させた半導体装置を得ることができ
る。
第１図は従来のGTOの概略斜視図、第２図は
第１図に示す従来のGTOの部分的縦断面図、第
３図はASOの説明図、第４図は本発明が適用さ
れるGTOの概略斜視図、第５図は第４図に示す
GTOの部分的縦断面図、第６図は第５図に示す
単位GTOのカソード側平面図、第７図は本発明
の一実施例になる単位GTOのカソード側平面図、
第８図は第７図の−切断線に沿う縦断面図、
第９図は本発明の第二の実施例になる単位GTO
のカソード側平面図、第１０図は第９図の−
切断線に沿う縦断面図、第１１図は本発明の第三
実施例になる単位GTOのカソード側平面図、第
１２図は第１１図の−切断線に沿う縦断面
図、第１３図は本発明の第四の実施例になる単位
GTOのカソード側平面図、第１４図は第１３図
の−切断線に沿う縦断面図である。 １……半導体基体、２……カソード電極、３
ａ，３ｂ……ゲート電極、４……アノード電極、
５……カソード端子、６……ゲート端子、７……
アノード端子、１０……ｎ型ベース層、２０……
ｎ型エミツタ層、３０……ｐ型ベース層、４０…
…ｐ型エミツタ層、２１，２２……ｎ型拡散層、
３１，３２……溝、１ａ，１ｂ……除去部傾斜
面。
第１図に示す従来のGTOの部分的縦断面図、第
３図はASOの説明図、第４図は本発明が適用さ
れるGTOの概略斜視図、第５図は第４図に示す
GTOの部分的縦断面図、第６図は第５図に示す
単位GTOのカソード側平面図、第７図は本発明
の一実施例になる単位GTOのカソード側平面図、
第８図は第７図の−切断線に沿う縦断面図、
第９図は本発明の第二の実施例になる単位GTO
のカソード側平面図、第１０図は第９図の−
切断線に沿う縦断面図、第１１図は本発明の第三
実施例になる単位GTOのカソード側平面図、第
１２図は第１１図の−切断線に沿う縦断面
図、第１３図は本発明の第四の実施例になる単位
GTOのカソード側平面図、第１４図は第１３図
の−切断線に沿う縦断面図である。 １……半導体基体、２……カソード電極、３
ａ，３ｂ……ゲート電極、４……アノード電極、
５……カソード端子、６……ゲート端子、７……
アノード端子、１０……ｎ型ベース層、２０……
ｎ型エミツタ層、３０……ｐ型ベース層、４０…
…ｐ型エミツタ層、２１，２２……ｎ型拡散層、
３１，３２……溝、１ａ，１ｂ……除去部傾斜
面。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体が１対の主表面間に隣接相互で導
電型が異なる少なくとも３個の半導体層を有し、
第一半導体層はほぼ一定幅の細長い形状で１個以
上並置され、第二半導体層は第一半導体層と共に
半導体基板の第一主表面に露出し、第一主表面に
おいて各第一半導体層に第一主電極が低抵抗接触
され、各第一半導体層の幅方向の一方側の第二半
導体層に低抵抗接触された第一制御電極は制御端
子と直接接続され、各第一半導体層の幅方向の他
方側の第二半導体層に低抵抗接触された第二制御
電極は両制御電極間における第二半導体層の内部
抵抗と第一制御電極を介して制御端子と接続さ
れ、半導体基板の第二主表面に第二主電極が低抵
抗接触され、第一制御電極から第二半導体層の第
一半導体層の長手方向端部を巡る部分を通つて第
二制御電極に至る通路の内部抵抗を大ならしめる
手段を有することを特徴とする半導体装置。 ２ 上記第１項において、内部抵抗を大ならしめ
る手段は第一半導体層の長手方向端部に第一半導
体層から離して第二半導体層に設けられた第一半
導体層と同導電型の拡散層であることを特徴とす
る半導体装置。 ３ 上記第１項において、内部抵抗を大ならしめ
る手段は第一半導体層の長手方向端部に第一半導
体層から離して第二半導体層に設けられた溝であ
ることを特徴とする半導体装置。 ４ 上記第１項において、内部抵抗を大ならしめ
る手段は第一半導体層の長手方向端部に第一半導
体層から離して第二半導体層から第三半導体層に
かけて設けた除去部であることを特徴とする半導
体装置。 ５ 上記第１項において、内部抵抗を大ならしめ
る手段は第一半導体層の長手方向端部に第二半導
体層と第三半導体層が形成するpn接合が第一主
表面に露出し、このpn接合が第一、第二半導体
層が形成するpn接合に接近されていることであ
ることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58237766A JPS60130167A (ja) | 1983-12-19 | 1983-12-19 | 半導体装置 |
| US06/680,837 US4651189A (en) | 1983-12-19 | 1984-12-12 | Semiconductor device provided with electrically floating control electrode |
| DE8484115736T DE3484594D1 (de) | 1983-12-19 | 1984-12-18 | Halbleiteranordnung mit kontrollelektrode. |
| EP84115736A EP0147776B1 (en) | 1983-12-19 | 1984-12-18 | Semiconductor device provided with control electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58237766A JPS60130167A (ja) | 1983-12-19 | 1983-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130167A JPS60130167A (ja) | 1985-07-11 |
| JPH0142638B2 true JPH0142638B2 (ja) | 1989-09-13 |
Family
ID=17020125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58237766A Granted JPS60130167A (ja) | 1983-12-19 | 1983-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130167A (ja) |
-
1983
- 1983-12-19 JP JP58237766A patent/JPS60130167A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60130167A (ja) | 1985-07-11 |
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