JPS612365A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は制御電流によシ主電流の導通・非導通を制御で
さるゲートターンオフサイリスタ（以下ＧＴＯと略記）
あるいはトランジスタ（以下ＴＢＳと略記）の如き半導
体装置に係シ、特にその遮断性能を向上できる接合構造
に関するものである。

〔発明の背景〕

ＧＴＯやＴＢＳではエミツタ層を少なくとも１個以上の
ほぼ一定幅の細長い短冊状領域から成るものとし、これ
に隣接するベース層と共に半導体基体の一方の主表面に
露出せしめ、各短冊状領域には一方の主電極、ベース層
には各短冊状領域を実質的に取り囲むように制御電極が
低抵抗接触され、半導体基体の他方の主表面には他方の
主電極が低抵抗接触され、各電極は夫々一対の主端子と
制御端子に接続された構成となっている。

以下ＧＴＯ’に例に採って具体的に説明する。

第１図は従来のＧＴＯの一例を示している。半導体基体
１の一方の主表面には、カソード電極２とゲート電極３
が交互に設けられている。これらの電極は、それぞれカ
ソード端子５とゲート端子６に接続されている。また、
他方の主表面にはアノード電極４が設けられ、アノード
端子７に接続されている。第２図は第１図の一部縦断面
図で第１図に示したものと同一部分は同じ符号で示して
いる。半導体基体１は、ｎ型エミツタ層２０、ｐｇベベ
一層３０、ｎｕベベ一層１０、ｎ型エミツタ層４０から
成る。

第２図の構成は単位ＧＴＯと見做され、これが複数個並
列にされた構成が第１図である。即ち、ｎ型エミツタ層
２０は短冊状であり、各短冊状ｎ型エミツタ層２０には
カソード電極２が低抵抗接触し、各短冊状ｎｆｊｌエミ
ッタ層２０の幅方向の両側にはゲート端子６に直接接続
されたゲート電極３が低抵抗接触し、ｎ型エミツタ層４
０にはアノード電極が低抵抗接触されている。

第１図及び第２図においてｐｎ接合が露出する表面には
、図示していないが、シリコン酸化膜。

ガラス膜、あるいはシリコンゴムなどのパッシベーショ
ン膜が設けられている。また、ライフタイムキラーとし
て金などがドープされている。

次に従来のＧＴＯのターンオフ動作を、第２図を用いて
説明する。

ＧＴＯｌ−導通状態から非導通状態ヘターンオフさせる
には、ゲート端子６からゲート電流を引き抜く。このと
き、ＧＴＯの導通状態をつくシ出しているｐ型ベース層
３０に蓄積された過剰キャリアは、ゲート電極３に近い
領域から順次掃き出される。このため、ゲート電極３に
近い側よシ順次導通領域がターンオフしていく。従って
、従来のＧＴＯの場合、ｎｆｆ１工ミツタ層２０の両側
から同じ大きさのゲート電流が引き抜かれるので、最終
的にはｎ型エミツタ層２０の中央に導通領域Ｃ１が残シ
電流が集中する。ｎ型エミツタ層２０の下のターンオフ
し終ったｐ型ベース層３０の中には過剰キャリアがない
ので、その部分の抵抗は熱平衡状態のそれになっている
。このため、ゲート電極３からｎ型エミツタ層２０の中
央部の導通領域に至るゲート電流経路の抵抗ｒがターン
オフ初期より犬きくなシ、ゲート電流が引き抜きにくく
なる。この状態で、ＧＴＯを完全にターンオフするのに
十分なゲート電流を引き抜けない場合には、電流集中部
分において電力損失のために過大な温度上昇が起こ９熱
破壊に至る。

さて、ＧＴＯが破壊せずにターンオフ動作するか否かを
表わす重要な特性として安全動作領域Ｃ以下ＡＳＯと略
記する）がある。これは、ＧＴＯを破壊せずにターンオ
フできる時のアノード電流とアノード・カソード間電圧
を各々縦軸、横軸にとって図表化して得られる範囲であ
シ、当然広いことが望ましい。第３図は、このＡＳＯの
一例である。斜線を施した部分がＡＳＯであり、ターン
オフ時の電流・電圧軌跡がこの範囲内におさまれば、Ｇ
ＴＯは破壊せずに動作する。なお、第３図と縦軸はアノ
ード電流のかわシにカソード電流密度で表示してもよい
。また、特定の値のカソード・電流密度でＧＴＯ？ｔ−
ターンオフする場合に、ＧＴＯを破壊しない最大のアノ
ード・カソード間電圧でＡＳＯの大きさを表わしてもよ
い。

従来のＧＴＯにおいては、ＡＳＯを拡大するために、第
２図のようにｎｆｊｌエミッタ層２０層側０にゲート電
極３′Ｉｒ、設ける、ｎ型エミツタ層２０の幅を狭くす
る、またｎ型ベース層１０を厚くするなど種々の工夫が
なされたが、ＡＳＯの広さには限界があった。実際、カ
ソード電流密度が１００ＯＡ／ｃＪ程度のとき、ＧＴＯ
が破壊しない最大のアノード・カソード間電圧を２００
〜３００ｖ以上にすることはできなかった。このため、
ＧＴＯを使用する時には破壊を防ぐためスナバ−回路と
称する保護回路が必要となシ、回路の複雑化、装置の大
型化を招いていた。また、ターンオフ時にスナバ−回路
に流れる電流と配線インダクタンスによってアノード・
カソード両端子７・６間にスノくイク状の電圧を生ずる
が、大電流を遮断しようとする程このスパイク電圧は高
くなり、電流・電圧軌跡はＡＳＯを外れ、大きな電流を
遮断できなかった。大電流をターンオフしたときの電流
・電圧軌跡がＡＳＯＯ内に納まるようにするため、従来
はスナバ−回路に大きなコンデンサを接続する必要があ
り、スナバ−回路での電力損失が大となるという欠点が
あった。また、配線インダクタンスをできるだけ小さく
する必要からコンデンサをできるだけＧＴＯに近づけて
設置する必要があるが、これには限界があシ、大電力Ｇ
ＴＯの遮断限界電流が小さく制限されるという問題があ
った。

〔発明の目的〕

本発明の目的は、電流遮断時の制御端子からの厄流引き
抜き効果を改善し、ＡＳＯを拡大させた半導体装置を提
供することにある。

本発明の他の目的は、ＡＳＯの拡大により大電力ＧＴＯ
の最大遮断電流を増大せんとするものである。

〔発明の概要〕

本発明の特徴とするところは、ｐ型ベース層上に低抵抗
接触される制御電極を２分し、その第で制御電極はｎ型
エミツタ層によシ実質的に取り囲ませ、第二制御電極は
ｎ型エミツタ層の外側周辺に設け、制御端子は上記第二
制御電極と直接接続させることによシ、第一制御電極と
制御端子の間にｐベース層の内部抵抗を介在せしめ、し
かもその抵抗をできるだけ犬ならしめた点にある。

まず、本発明の動作原理を説明する。

本発明者等は、第４図に示すようにＧＴＯのゲート電極
を一つおきにゲート端子６に直接接続する構造によって
ＡＳＯが飛躍的に拡大することを確認した。そこで、実
験的並びに理論的検討を行なった結果、以下のようなメ
カニズムでＡＳＯが拡大することが明らかになった。第
５図は第２図と同様単位ＧＴＯの縦断面を示している。

尚、第４図、第５図において、第１図、第２図と同一物
・相当物には同一符号をつけている。

短冊状のｎ型エミツタ層２０の両側にはゲート電極３ａ
、３ｂが低抵抗接触されているが、その内、ゲート電極
３ａはゲート端子６に直接接続されているが、ゲート電
極３ｂは抵抗Ｒｋ介してゲート端子６と接続されている
。抵抗Ｒは後述するようにｐ型ベース層３０の内部抵抗
である。

抵抗Ｒが存在するので、ターンオフ初期にゲート電流は
ｎ型エミツタ層２０の片側すなわちゲート電極３ａ側か
ら主として引き抜かれる。従って導通領域はゲート電極
３ａ側から順次ターンオフしていくので、図中Ｃ３のよ
うに反対側のゲート電極３ｂに近い領域に電流が集中し
ていく。第６図は、第５図のカソード側平面図である。

ターンオフの最終段階では従来のＧＴＯで観測されてい
るように、図中のＳのようなスポット状に電流が集中す
る。従来のＧＴＯの場合には、電流スポットＳはｎ型エ
ミツタ層２００幅方向の中央付近に生じるがこの図のＧ
ＴＯの場合にはゲート電極３ｂに近い領域に生じる。こ
のとき、ゲート電極３ａと電流スポットＳの間のｐ型ベ
ース層３ｏ内の抵抗ｒ！ばかなり大きくなっているので
、ゲート電極３ａ側からのゲート電流引き抜きは困難で
ある。しかし、逆にゲート電極３ｂ側からはゲート′醒
流が引き抜き易くなる。これは、第６図において破線で
示したような電流経路がｐｍベース層３０内にできるか
らである。電流スポットＳとゲート電極３ｂは近接して
いるので、両者の間のｐ型ベース層３０内の抵抗ｒ２は
かなシ小さい。また、ゲート電極３ｂと３ａの間では、
ｎ型エミツタ層２０下のｐ型ベース層のほぼ全体が電流
経路となっている（図では便宜上２本の破線しか示さな
かった）。このため、両ゲート電極間の抵抗（第５図の
抵抗′ｆＬ）もかなり小さくなり、破線の電流経路を通
って比較的大きなゲート電流が引き抜かれる。従ってＡ
ＳＯが拡大する。

可変内部抵抗孔の変動が大きい程、ゲート電流の引き抜
きは容易になる。即ち、ターンオフ初期においては導通
領域はｎ型エミツタ層２０とｐ型エミッタ層４０間の全
域に存在するから第６図に点線で示す電流経路は存在し
ない。従って、この時期における内部抵抗Ｒは第６図に
示すように１ｎ型工ミツタ層２０の長手方向端部を巡ぐ
る一点鎖線で示す電流経路におけるものである。この一
点鎖線で示す電流経路の内部抵抗が小さいと、ターンオ
フ初期においてゲート電流はゲート電極３ｂ側からも引
き抜かれる。この成分が大きい程ゲート電極３ａ側から
引き抜かれるゲート電流は小さくな９、導通領域Ｃ２の
ゲート電極３ｂ側への偏倚が遅れることになる。従って
、一点鎖線で示す電流経路の内部抵抗は大きい方が良い
。一方、ターンオフ最終時期にゲート電極３ｂ側から引
き抜けるゲート電流が大きい程、ゲート電極３ｂ側に近
付けられた電流スポットは容易に消滅する。

一点鎖線で示す電流経路における内部抵抗を大きくさせ
たとしても、点線で示す電流経路の内部抵抗が充分小さ
いので、全体としての内部抵抗の増加は小さい。むしろ
、一点鎖線で示す電流経路における内部抵抗が大きいこ
とによって、電流スボツ）Ｓが速やかに一層ゲート電極
３ｂ側に形成され、点線で示す電流経路の内部抵抗が速
やかに充分小さくなった方が、ターンオフ全体からみれ
ば、むしろ好都合である。

本発明者等が実験により、同一電流を遮断した場合、破
壊直前のアノード・カソード間電圧が一点鎖線で示す電
流経路の内部抵抗によってどのように変化するかを調べ
たところ、この内部抵抗が大きくなる程、アノード・カ
ソード間電圧を増加し、ＡＳＯｔ−拡大できることが確
められた。

以上の考察に基づき、本発明では、一点鎖線で示した電
流経路における内部抵抗、即ち、ｐ”ｉｎベース層に隣
接したｎ型ベース層とｎ型エミツタ層の間のｐ型ベース
層以外の部分のｐ型ベース層領域の両方の制御電極間の
内部抵抗を大ならしめたものである。

〔発明の実施例〕

以下、図面に示した実施例と共に本発明を説明する。

以下の各図面の実施例において、第４〜６図に示したも
のと同一物、相当物には第４〜６図のものと同一符号を
付けている。

第７図は本発明の一実施例になる単位ＧＴＯのカソード
側鳥諏図で、第８図は第７図のＩ　−、Ｉ切断線に沿っ
た縦断面図である。

第１ゲート電極３ｂはｎｍエミツタ層２０及びそれに低
抵抗接触されたカソード電＃ｉ、２によって完全に取り
囲まれ、ｎ型エミツタ層２０及びカソード電極２は、第
２ゲート電極３ａによって完全に取り囲まれている。そ
して、ゲート端子６は第２ゲート電極３ａにのみ直接接
続されている。従って、第１ゲート電極３ｂと第２ゲー
ト電極３ａ間には第４図の一点鎖線で示す抵抗パス（電
流経路）は存在せず、その間の内部抵抗はｎ型エミツタ
層２０とｎ凰ベース層１０の間にはさまれたｐ型代−ス
層３０の横抵抗のみであシ、両ゲート電極３ａ、３ｂ間
の抵抗としては最も大ならしめることができる構造であ
る。この実施例では、ｎｍエミツタ層２０上のカソード
電極２及び第２ゲート電極３ａは各々ｎ型エミツタ層２
０の表面、及びｎ型エミッタ層２００周辺全体に具備さ
れているが、必ずしもその形に限定したものでなく、各
各部分的に設けられていても同等の性能が保証される。

例えば、第９図及び第１０図はその変形例を示したもの
である。

両図は平面図であるが、各電極には斜線を付けた。また
、表面における凹凸、パッシベーション膜は省略されて
いる。

両図に示された各実施例はいずれも第１ゲート電極３ｂ
はｎ型エミツタ層２０によって完全に包囲された形にな
っておシ、導通状態では電流は、ｎ型エミツタ層２０の
全面で、流れていると考えられるから、ターンオフ初期
において、第２ゲート電極３ａと第１ゲート電極３ｂを
結ぶゲート電流の′電流経路はないと云える。即ち、タ
ーンオフ初期においては、両ゲート電極３ａ、３ｂ間は
無限大に近い内部抵抗で接続されていると見做すことが
できる。ターンオフ初期には従ってゲート電流は第２ゲ
ート電極３ａ側のみから引き抜かれる。

ターンオフが進行し、導通領域が収縮して長円環状でな
くなった時に、その非導通領域のｐ型ヘ−スノー３０を
介して両ゲート電極３ａ、３ｂは接続され、第１ゲート
電極３ｂ側からも、ゲート電流は引き抜かれる。ターン
オフ初期において、両ゲート電極３ａ、３ｂ間のｐ型代
−ス層３０の内部抵抗は極端に大きいため、ターンオフ
動作は急速に進行する。

このような構成のものは、円形半導体基体を用い、その
半径方向とｎ型エミツタ層２０の軸方向を揃え、ｎ型エ
ミツタ層２０を放射状に配置し、各カソード電極２に共
通のカソード板全圧接する構造の電力用ＧＴＯに好適で
ある。カソード側上主表面のｎ型ベース層３０をエッチ
ダウンしているのは、カソード板全圧接した時に、ゲー
ト電極３ａ、３ｂとの混触會さけるための措置であるが
、混触をさける他の手段を採るなら、エッチダウンを行
なわなくてもよい。

放射状に配置したｎｍエミツタ層２０を多重リング状に
設けてもよい。

第１１図は本発明の他の実施例である。この例の前記第
７〜１０図の実施例と異なるところは、Ｕ字状のｎ型エ
ミツタ層２０が第１のゲート電極３ｂｔ−１また、Ｕ字
状の第２ゲート電極３ａがｎ型エミツタ層２０を各々完
全に取り囲んでいない点である。この場合には両ゲート
電極３ａ、３ｂ間の内部抵抗Ｒは、ｎ型エミツタ層２０
の開口部を通る抵抗成分がちシ、第７図一点鎖線に相当
すのではない。この構造は単位ＧＴＯ’ｅ第４図の如く
、軸方向を揃えて並置する場合に有効である。

以上の実施例では、ｐ型エミッタ層４０は下側主表面全
面に設けられているが、その一部を欠除させ、代シにｎ
型高不純物謎度層を設けて、アノード電極４と低抵抗接
触させたアノードエミッタ短絡型のＧＴＯにも本発明は
適用できる。

また、各層１０〜４０，２１．２２の導電型を反転させ
たＧＴＯにも適用可能である。

Ｔ）１８については実施例を挙げなかったが、ｎ型ベー
ス層がｎ型コレクタ層相当としてここに、コレクタ電極
を低抵抗接触させれば良い。

本発明者等の実験によれば、従来２０００Ａ程度であっ
た最大遮断可能電流を２５００Ａ以上に向上できること
が確められた。

〔発明の効果〕

以上説明したように、本発明によれば、電流遮断時の制
御端子からの電流引き抜きを改善し、ＡＳＯを拡大させ
た半導体装置を得ることができる。

そし−Ｃ１最大遮断可能電流を向上せしめた半導体装置
を得ることができる。

【図面の簡単な説明】

第１図は従来のＧＴＯの概略斜視図、第２図は第１図に
示す従来のＧＴＯの部分的縦断面図、第３図はＡＳＯの
説明図、第４図は本発明が適用されるＧＴＯの概略斜視
図、第５図は第４図に示すＧＴＯの部分的縦断面図、第
６図は第５図に示す単位ＧＴＯのカソード側平面図、第
７図は本発明の一実施例になる単位ＧＴＯのカンード側
カッー鳥諏図、第８図は第７図のＩ−Ｉ切断線に沿う縦
断面図、第９図、第１０図は本発明の変形例になる単位
ＧＴＯのカソード側平面図、第１１図は本発明の第二の
実施例になる単位ＧＴＯのカソード側平面図である。 １・・・半導体基体、２・・・カソード電極、３ａ、３
ｂ・・・ゲート電極、４・・・アノード電極、５・・・
カソード端子、６・・・ゲート端子、７・・・アノード
端子、１０・・・ｎ型ベース層、２０・・・ｎ型エミツ
タ層、３０・・・ｎ型ベース層、４０・・・ｐ型エミッ
タ層、２１゜２２・・・ｎ型拡散層、３１．３２−・・
溝、ｌａ、ｌｂ・・・除去部傾斜面。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一方の主表面に第一の主電極が設けら
   れる第一導電型の半導体層とこの半導体層に隣接し制御
   電極が設けられる第二導電型の半導体層が露出し、他方
   の主表面に第二の主電極が設けられ、両主電極には各々
   主端子が接続され、制御電極には制御端子が接続される
   半導体装置において、第一の制御電極は第一導電型の半
   導体層によつてほぼ取り囲まれるように第二導電型の半
   導体層上に設けられ、第二の制御電極は第一導電型の半
   導体層をほぼ取り囲むように第二導電型の半導体層に設
   けられ、制御端子は第二制御電極に接続されていること
   を特徴とする半導体装置。 ２、上記特許請求の範囲第１項において、第一導電型の
   半導体層は円環状またはＵ字状であることを特徴とする
   半導体装置。