JPH0145153B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、データのブロツクインターリーブ
又はデインターリーブを行う時のメモリアドレス
回路に関するものである。

PCM録音機やPCMオーデイオデイスクには、
高品質な再生音を得るために、誤り訂正符号が用
いられる。一般的にアナログ信号をサンプリング
して得た標本化信号ワード列を複数ワードのブロ
ツクに区切り、各ブロツクに誤り訂正ワードを付
加して１つの誤り訂正ブロツクを構成し、伝送路
上で誤つたワードに対し、再生時に訂正が行われ
る。しかし誤り訂正符号には限界があり、伝送路
上でバースト誤りが生じて、１つの誤り訂正ブロ
ツク内のほとんどのワードが誤つた時には訂正不
可能となる。従来バーストエラー対策として、記
録時に、訂正ブロツク内の各ワードを分散させる
インターリーブを行つて記録媒体上で各ワードを
ある間隔をおいて記録し、再生時には、もとの配
列にもどすデインターリーブを行つて誤り訂正が
行われる。

第１図は、インターリーブ、デインターリーブ
を示すブロツク図である。第１図において、１０
１は標本化信号ワードに誤り訂正符号を付加した
D₀からD₇の８ワードからなる第ｎ番目（ｎは整
数）の誤り訂正ブロツクを示し、１０２は１ブロ
ツク内の各ワードの遅延量を示し、ｄは整数を示
す。１０３はインターリーブ後の１伝送ブロツク
のワード構成を示しており、各ワードは異なつた
誤り訂正ブロツクのワードで構成され記録媒体に
記録される。１０４はデインターリーブの遅延量
を示し、１０５はデインターリーブ後の１訂正ブ
ロツクの構成を示し、D₀〜D₇はｎ−₇d番目の誤
り訂正ブロツクのワードとなりインターリーブ前
の組み合わせにもどつた事を示している。以上の
説明のインターリーブ、デインターリーブを用い
ると、伝送路上でバースト誤りが生じ１０３に示
すブロツクの８ワードが誤まつたとしても、デイ
ンターリーブを行う事で誤つたワードが分散さ
れ、１０５に示すブロツクではD₇、ｎ−7dのみ
の誤りとなり訂正が可能となる。

このインターリーブ、デインターリーブの遅延
を実現するためには、ワードをメモリに一担貯わ
えて、所望のワードを読み出す方法が行われてい
る。以下第１図におけるｄ＝16の場合のデインタ
ーリーブを行う時のメモリアドレス制御を例に説
明する。

第２図は、従来のメモリアドレス制御回路を示
しており、１は３ビツト出力を有するカウンター
２の入力端子に入力され、１伝送ブロツク１０３
内の８ワードのアドレスを決める書き込みサンプ
ルクロツク（以後WSCKという）を示し、３は
カウンター４の入力とカウンター２のリセツト端
子に入力される書き込みブロツク変更クロツク
（以後WBCKという）を示し、上記カウンタ２，
４の出力によりメモリの書き込みアドレスを決定
しており、カウンタ２の出力は下位３ビツトアド
レス、カウンタ４の出力はメモリの上位アドレス
を指定するもので夫々セレクター５の一方の入力
に入力される。８２はセレクト信号を示してい
る。６は３ビツト出力を有するカウンタ７とカウ
ンター１１に入力される１訂正ブロツク１０５内
の８ワードに対応した読み出しサンプルクロツク
（以後RSCK）を示し、８はカウンター９の入力
とカウンター７のリセツト端子に入力される読み
出しブロツク変更クロツク（以後RBCK）で、
訂正ブロツクが進むと共に１クロツク出力され
る。１０はカウンター９のキヤリー出力を入力と
し、カウンター１１のパラレル入力に出力するカ
ウンターを示し、１２はカウンター１１に入力さ
れるロードクロツクを示し、上記カウンター７，
９，１１によりメモリの読み出しアドレスを決定
しており、カウンタ７の出力はアドレスの下位３
ビツトを指定し、カウンター９，１１の出力は上
位アドレスを指定するもので、夫々セレクター５
の他方の入力に入力されセレクター５で書き込み
アドレスと読み出しアドレスを選択して、メモリ
アドレス信号１４としてメモリに加えられる。１
３はカウンタ９，１０の出力を入力とし、読み出
し上位カウンタ値（カウンタ９，１０で決まる
値）が０の時、カウンター４を7dに設定する出
力を発生させる初期設定回路を示している。

第３図は書き込みアドレス系のタイムチヤート
を示し、第４図は読み出しアドレス系のタイムチ
ヤートを示し、第５図はワードの１ビツト当りの
メモリマツプを示しており、第５図において横軸
に下位３ビツトアドレス値、縦軸に上位アドレス
値をとり、この縦軸、横軸によりアドレスが決定
されている。又第５図中丸印は読み出しデータを
示し、三角印は書き込みデータを示す。

まず書き込みアドレス回路の動作を第２図、第
３図、第５図を用いて説明する。１伝送ブロツク
１０３中の８ワードは上位アドレスを一定にし
て、下位アドレスを０から７まで変化させて書き
込み、次のブロツクはWBCK３により上位アド
レスを１進めて書き込まれる。第３図は第１図中
１０３に示す伝送ブロツを書き込む時のタイムチ
ヤートである。WBCK３により時刻t₁にカウン
タ２はリセツトされ、カウンター２の出力２ａは
０になると共に、カウンター４の出力４ａは7d
−１から7dに変化する。時刻t₂には、WSCK１に
より、カウンタ２は１アツプされ１となる。先頭
のデータD₀、ｎは時刻t₁とt₂の間にアドレス
（7d、０）｛（ｍ、ｎ）はｍは上位アドレス値、ｎ
は下位３ビツトアドレス値を示す｝に書き込み、
次のデータD₁、ｎ−ｄは（7d、１）に書き込む。
以下順次下位アドレスを１アツプしてデータを書
き込む事により、時刻t₃には１０３に示す８ワー
ドの書き込みが終了しており、WBCK３により
カウンタ４が１アツプされ、上位アドレスが7d
＋１となり次のブロツクデータが書き込まれる。

次に読み出し系のアドレス回路の動作を、第２
図、第４図、第５図を用いて説明する。

第４図において時刻t₁にRBCKにより、カウン
ター７が０になると共に、読み出し系が書き込み
系より7d遅れるように初期設定されているため、
カウンター１０から出力される読み出し上位カウ
ンター値４１は０となる。時刻t₄にはロードクロ
ツク１２によりカウンタ１１に０がロードされ、
アドレスは（０、０）となり、この時のメモリ出
力は第５図より、D₀、ｎに対し7dブロツク前の
データであるD₀、ｎ−7dが出力される。次に時
刻t₅にはRSCK１２によりカウンタ７の出力７ａ
は１となると共にカウンタ１１が１アツプ、すな
わち読み出し上位アドレス値42がｄアツプとな
り、メモリアドレスは（ｄ、１）となりD₁、ｎ
−ｄ−6d＝D₁、ｎ−7dがメモリから出力される。
以下順次、カウンタ７とカウンター１１を１アツ
プして読み出す事により１０５に示す第ｎ−7d
番目の訂正ブロツクのワード配列を得る事ができ
る。以上の動作を書き込み系と読み出し系の同期
をとりかつD₇のデータは書き込んでから読み出
すようクロツクの位相を合わせてメモリを巡回す
る事により、連続してデインターリーブを行う事
ができる。上記の例で１０３に示すブロツクのデ
ータを上位アドレス値7dに書き込んだ後、次の
ブロツクのデータを上位アドレス値が０の番地に
書き込み、読み出しは、（7d、７）のデータD₇、
ｎ−7dを読んだ後、次の訂正ブロツクの先頭の
データD₀、ｎ−7d＋１をアドレス（１、０）か
ら読み始める事により、ワードの１ビツト当り、
８×（7d＋１）ビツトのメモリを巡回してデイン
ターリーブを行う事ができる。

従来のアドレス回路は以上のように構成されて
いたので、回路構成が簡単であるが、デインター
リーブに必要なメモリ量は、ワードの１ビツト当
り28dであるのに対し８×（7d＋１）ビツト使用
するためメモリ容量が大きくなる欠点があつた。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、サンプル対応のア
ドレスを、途中折り返すと共に、上位アドレスを
も変化させる事により、従来のメモリ容量の約半
分で、デインターリーブを行う事ができるアドレ
ス回路を提供する事を目的としている。

以下この発明のメモリ回路の一実施例を図につ
いて説明する。第６図において、２１はWSCK
１と制御回路２４の出力２４ａ，２４ｂを入力と
し、２つの出力２１ａ，２１ｂを有するゲート回
路を示し、２２は２ビツト出力を有するアツプダ
ウンカウンターで、ゲート回路２１の１方の出力
２１ａをアツプ入力端子に、他方の出力２１ｂを
ダウン入力端子に接続され、リセツト端子には
WBCK３が入力される。２４はWSCK１とカウ
ンター２２の出力とWBCK３が入力され、２つ
の出力２４ａ，２４ｂをもつ制御回路を示し、出
力２１ａ，２１ｂによりゲート回路２１の出力と
減算器２８の減算数を制御している。２３は
WBCK３を入力とし、初期設定回路１３の出力
でプリセツトされる、４ビツト出力を有するカウ
ンターを示し２５はカウンター２３のキヤリー出
力を入力とし、初期設定回路１３の出力でプリセ
ツトされるカウンターを示し、２６はアツプ入力
端子にゲート回路２１の出力２１ｂが接続されパ
ラレルロード入力に、カウンター２５の出力が接
続され書き込みロードクロツク（以後WLDCK）
２７によりカウンター２５の出力がロードされる
カウンターを示し２８は制御回路２４の出力２４
ａが１の時０、０の時4d＋１をカウンタ２３と
２６で示される値から減算する減算器を示し、カ
ウンター２２の出力と減算器２８の出力はセレク
ターに入力されカウンター２２によりメモリの下
位２ビツトアドレスが指定され、減算器２８の出
力により上位アドレスが指定される。以上書き込
みアドレス回路の構成である。

次に読み出しアドレス回路の構成を説明する。
３１はRSCK６と制御回路３３の出力３３ａ，３
３ｂを入力とし、２つの出力３１ａ，３１ｂを有
するゲート回路を示し、３２は２ビツト出力を有
するアツプダウンカウンターで、ゲート回路３１
の１方の出力３１ａをアツプ入力端子に、他方の
出力３１ｂをダウン入力端子に接続され、リセツ
ト端子には、RBCK８が入力される。３３は
RSCK６とカウンター３２の出力とRBCK８が入
力され、２つの出力３３ａ，３３ｂをもつ制御回
路を示し、出力３３ａ，３３ｂによりゲート回路
３１の出力と減算器３４の減算数を制御してい
る。３４は制御回路３３の出力３３ａが１の時
０、０の時3d＋１をカウンター９と１１で示さ
れる値から減算する減算器を示し、カウンター３
２の出力によりメモリアドレスの下位２ビツトを
セレクター５を介して指定し、減算器３４の出力
によりメモリアドレスの上位がセレクター５を介
して指定する。

第７図は第６図のゲート回路２１と制御回路２
４の一実施例で、２０１はカウンター２２の出力
２２ａを入力とし３を検出すると０を出力するナ
ンドゲートを示し、２０２はナンドゲート２０１
の出力２０１ａとWSCK１を入力とするオアゲ
ートを示し、２０３はクロツク入力端子にオアゲ
ート２０２の出力２０２ａが入力され、リセツト
端子に、WBCK３が入力され、Ｄ入力端子は電
源に接続されたＤ―フリツプフロツプ（以後
DFF）を示し、２０４はナンドゲート出力２０
１ａとDFF２０３の反転出力２４ａを入力とす
るナンドゲートを示しナンドゲート２０４の出力
２４ｂとDFF２０３の反転出力２４ａが制御回
路の２出力となつている。ゲート回路２１は、
WSCK１とゲート出力２４ｂを入力とするオア
ゲート２０５とWSCK１とDFF反転出力２４ａ
を入力とするオアゲート２０６の２ゲートで構成
され夫々２１ａ，２１ｂなる出力信号を出してい
る。

次に動作を図を用いて説明する。第８図は、第
７図の制御回路とゲート回路のタイムチヤートを
示している。時刻t₁にWBCK１が０になる事に
よりカウンタ２２とDFF２０３はリセツトされ、
ナンドゲート２０１の出力２０１ａとDFF反転
出力２４ａは共に１とならからオアゲート２０４
出力２４ｂは０となり、以後、WSCK１はゲー
ト２０５を介してカウンタ２２のアツプ入力に入
力される。時刻t₆には、オアゲート２０４の出力
２１ａの立ち上がりでカウンタ２２の値２２ａは
３となりナンドゲート２０１の出力２０１ａは０
となり、時刻t₇で、オアゲート２０２の出力２０
２ａによりDFF２０３の反転出力２４ａは１か
ら０に変化するため、制御回路の１方の出力２４
ｂは時刻t_iから次のWBCK１の変化がある時刻t₃
の間１となり、他方の出力２４ａは時刻t₇から時
刻t₃の間０となる。以上より、ゲート回路の１方
の出力２１ａは、時刻t₁から時刻t₆の間に入力さ
れたWSCK３を出力し、他方の出力２１ｂは時
刻t₇から時刻t₃の間に入力されたWSCKを出力す
るのでカウンター２２の出力２２ａは０から３ま
でアツプし、値３を２クロツク間維持した後０ま
でダウンする動作をくり返す。ゲート回路３１と
制御回路３３も上記ゲート回路２１、制御回路２
４と同一構成のものである。

第９図は第６図の書き込み系アドレス回路を説
明するためのタイムチヤートを示し、第１１図は
メモリマツプを示しており、第１１図中、横軸に
下位２ビツトアドレス、たて軸に上位アドレスを
対応させてあり、丸印は読み出しデータ、三角印
は書き込みデータを示している。

第９図において、時刻t₁にWBCK３が０とな
りカウンタ２２の出力２２ａは０となると共に上
位カウンター値５０（カウンター２３とカウンタ
ー２５で構成されるカウンターの値）が１アツプ
し、7d＋１となる。時刻t₈にWLDCK２７により
カウンター２６にカウンタ２５の値がロードさ
れ、この時減算器２８の減数は０のため、上位ア
ドレス６０は7d＋１となり、アドレスは（7d＋
１、０）となる。時刻t₂には、WSCK１の立上が
りでカウンタ２２は１となる。最初のデータD₀、
ｎを時刻t₈とt₂の間でアドレス（7d＋１、０）に
書き込む。順次カウンター２２をアツプしてデー
タを書き込み、時刻t₇からは制御回路出力２４ａ
は０となり減算数は4d＋１となるため、アドレ
ス８０は（3d、３）に変化し、このアドレスに
D₄、ｎ−4dを書き込む。時刻t₉からはゲート回路
２１の出力２１ｂよりWSCK１がカウンター２
２のダウン入力とカウンタ２６のダウン入力に供
給されるため、WSCKが０から１に変化すると
下位アドレスが１ダウンすると共に、カウンタ２
６が１ダウン、すなわち上位アドレスがｄダウン
する。D₅、ｎ−5dを（2d、２）に、D₆、ｎ−6d
を（ｄ、１）にD₇、ｎ−7dを（０、０）に書き
込んで１ブロツクの書き込みが終了し、t₃以降は
同様に、上位カウンター値５０を１アツプして次
のブロツクの書き込みが行われる。

第１０図は読み出し系アドレス回路のタイムチ
ヤートを示している。時刻t₁にRBCK８が０とな
りカウンタ３２の出力３２ａは０となると共に上
位読み出しカウンター値７０（カウンター９とカ
ウンター１０で構成されるカウンターの値）が１
アツプし、０から１に変化する。これは、初期設
定回路１３で、上位読み出しカウンター値７０が
０の時、書き込み系の上位カウンター値が7dに
設定され、さらにWBCK３とRBCK８が同一周
波数であるため、書き込み上位カウンター値５０
が7d＋１の時読み出し上位カウンター値７０は
１となる。時刻t₄では、ロードクロツク１２によ
りカウンター１１に０がロードされ、上位アドレ
スは（１、０）となる。第１１図より（１、０）
のデータは（7d＋１、１）のD₀、ｎより7d前の
ブロツクのデータであるので、メモリからD₀、
ｎ−7dなるデータが出力される。時刻t₅には、ゲ
ート回路３１の出力３１ａにより、カウンター３
２は１となると共に、カウンター１１は１アツプ
し、アドレスは（ｄ＋１、１）となり、D₁、ｎ
−ｄ−6d＝D₁、ｎ−7dがメモリから出力さる。
この動作がD₃、ｎ−7dを出力するまでくり返さ
れ、時刻t₁₀以降は制御回路３３の出力３３ａに
より減算器３４の減数が3d＋１となるためアド
レスは（０、３）となり、D₄、ｎ−7dがメモリ
から出力され、時刻t₅には、カウンター３２のみ
が１ダウンしアドレスは（０、２）となりメモリ
よりD₅、ｎ−7dが出力され以下、カウンタ３２
の値のみダウンさせてD₆、ｎ−7d、D₇、ｎ−7d
を読み出し時刻t₁₂には第ｎ−7d番目の誤り訂正
ブロツクの８ワードの読み出しが完了する。

第１２図はセレクト信号８２によりセレクター
で読み出しアドレス８１と書き込みアドレス８０
を選択してメモリアドレス１４としてメモリに加
えられるタイムチヤートを示している。セレクト
信号８２が“１”の時書き込みアドレスがメモリ
アドレス１４となり、セレクト信号８２が“０”
の時、読み出しアドレス８１がメモリアドレス１
４となつてメモリに加えられる。このように、
WBCK３とRBCK８が同一周期で、１ブロツク
内に時分割でメモリの書き込み、読み出しを行
い、ブロツク変更すると共に上位カウンター値を
１更進してメモリアドレスを巡回させる事によ
り、連続的にデインターリーブを行う事ができ
る。

上記実施例では下位２ビツトカウンター２２，
３２を０からスタートさせたが、３からスタート
させる場合は、アツプ入力とダウン入力を入れ換
えかつ制御回路で３を検出しているナンドゲート
２０１を０を検出するオアゲートに変える事によ
り、デインターリーブを行う事ができる。またイ
ンターリーブの場合は、カウンター２６をアツプ
カウンターにおき換え、カウンター１１をダウン
カウンターに置換え、初期設定を０とし、減算器
２８の減算数を15d＋１、減算器３４の減算数を
16dとする事で実現できる。

以上のように、この発明によれば、従来に比べ
若干回路規模が大きくなるがワードの１ビツト当
り４（7d＋２）ビツトと従来の約半分のメモリ容
量で、デインターリーブを行う事ができるので、
装置が安価にできる。特に信号処理部をLSI化
し、メモリを外付けするような構成の場合は効果
大である。

【図面の簡単な説明】

第１図はインターリーブ、デインターリーブを
示すブロツク図、第２図は従来のメモリアドレス
回路を示す図、第３図は従来のメモリアドレス回
路の書き込み系アドレス回路を説明するためのタ
イムチヤート、第４図は従来のメモリアドレス回
路の読み出し系アドレス回路を説明するためのタ
イムチヤート、第５図は従来のメモリアドレス回
路のメモリマツプ、第６図はこの発明の一実施例
を示すメモリアドレス回路図、第７図は第６図の
ゲート回路、及び制御回路の一実施例を示す図、
第８図は第７図を説明するためのタイムチヤー
ト、第９図は第６図の書き込み系アドレス回路を
説明するためのタイムチヤート、第１０図は第６
図の読み出し系アドレス回路を説明するためのタ
イムチヤート、第１１図は本発明の一実施例にお
けるメモリマツプ、第１２図は書き込みアドレス
と読み出しアドレスが時分割でメモリアドレスに
加えられる様子を示したタイムチヤートを示す。 図において１はWSCK、３はWBCK、６は
RSCK、８はRBCK、９，１０，１１，２２，２
３，２５，２６，３２はカウンタ、１２はロード
カウンタ、２１，３１はゲート回路、２４，３３
は制御回路、２７はWLDCK、２８，３４は減算
器、８２はセレクタである。なお、図中同一符号
は同一又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 複数ワードのデータからなるブロツクを単位
   として当該ブロツク内の各ワードにそれぞれ異な
   る遅延を与えてもととは異なるデータの組み合せ
   を生成するメモリ回路であつて、メモリと、この
   メモリの書き込みアドレスの行アドレスを生成す
   る第１の行アドレス生成手段および列アドレスを
   生成する第１の列アドレス生成手段と、この列ア
   ドレスの値が所定数ｃになつたときこれを検出す
   る第１検出手段と、上記メモリの読み出しアドレ
   スの行アドレスを生成する第２の行アドレス生成
   手段および列アドレスを生成する第２の列アドレ
   ス生成手段と、この列アドレスが所定数ｃになつ
   たときこれを検出する第２の検出手段と、上記第
   １の列アドレス生成手段、第１の行アドレス生成
   手段、および第１の検出手段により生成されたデ
   ータ書き込み用アドレスと上記第２の列アドレス
   生成手段、第２の行アドレス生成手段および第２
   の検出手段により生成されたデータ読み出し用ア
   ドレスのうちいずれか一方を選択して前記メモリ
   に供給する選択回路とを備え、デインターリーブ
   時に上記メモリへ１ブロツクのデータを書き込む
   際は行アドレスを初期値ｂに保持したままで列ア
   ドレスを初期値ｐに１ワードごとに所定数ａづつ
   加算してゆき、列アドレスが所定数ｃに達した次
   のワードの列アドレスは所定数ｃのままで行アド
   レスをｂから所定数ｄを減算した値に変化させ、
   その後１ワードごとに列アドレスを所定数ａづつ
   減算するとともに行アドレスを所定数ｅづつ減算
   してゆく手順で書き込みアドレスを発生してメモ
   リに与え、１ブロツク分のデータをメモリから読
   み出す際は列アドレスを初期値ｐに１ワードごと
   に所定数ａづつ加算するとともに行アドレスを初
   期値ｆに所定数ｅづつ加算してゆき、列アドレス
   が所定数ｃに達した次のワードの列アドレスは所
   定数ｃのままで行アドレスを所定数ｇを減算した
   値に変化させ、その後行アドレスを変化させるこ
   となく１ワードごとに列アドレスを上記所定数ａ
   づつ減算してゆく手順で読み出しアドレスを発生
   してメモリに与えるように構成してなるメモリ回
   路。 ２ インターリーブ時に上記メモリへ１ブロツク
   のデータを書き込む際は行アドレスを初期値ｂに
   保持したままで列アドレスを初期値ｐに１ワード
   ごとに所定数ａづつ加算してゆき、列アドレスが
   所定数ｃに達した次のワードは列アドレスが所定
   数ｃのままで行アドレスを初期値ｂから所定数ｄ
   を減算した値に変化させ、その後１ワードごとに
   列アドレスを所定数ａづつ減算するとともに行ア
   ドレスを所定数ｅづつ加算してゆく手順で書き込
   みアドレスを発生してメモリに与え１ブロツク分
   のデータをメモリから読み出す際は列アドレスを
   初期値ｐに１ワードごとに所定数ａづつ加算する
   とともに行アドレスを初期値ｆから所定数ｅづつ
   減算してゆき、列アドレスが所定数ｃに達した次
   のワードの列アドレスはその所定数ｃのままで行
   アドレスを所定数ｇを減算した値に変化させ、そ
   の後行アドレスを変化させることなく１ワードご
   とに列アドレスを所定数ａづつ減算してゆく手順
   読み出しでアドレスを発生してメモリに与えるよ
   うに構成してなる特許請求の範囲第１項１に記載
   のメモリ回路。