JPH0215943B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、メモリ回路に関し、特に、メモリ
を用いてデータをブロツク単位でインターリーブ
またはデインターリーブする場合のメモリ回路に
関する。

最近、PCM録音機やPCMオーデイオデイスク
には、高品質の再生音を得るために、誤り訂正符
号が用いられている。この誤り訂正符号を用いる
誤り訂正方式は、アナログ信号をサンプリングし
て得た標本化信号のワード列を複数ワードまたは
複数フレームのブロツク単位に区切り、各ブロツ
クに誤り訂正ワードを付加して１つの誤り訂正ブ
ロツクを構成し、伝送路上で誤つたワードに対し
て再生時に訂正を行なう方式である。しかし、こ
のような誤り訂正方式には限界があり、伝送路上
でバースト誤りが生じることによつて、１つの誤
り訂正ブロツク内のほとんどワードが誤つたとき
には訂正不可能となる。

従来、バースト誤りの対策としては、記録時に
誤り訂正ブロツク内の各ワードを分散させるイン
ターリーブ方式を行ない、記録媒体上で各ワード
をある間隔をおいて記録し、再生時にもとの配列
に戻すデインターリーブを行なうことによつて、
誤り訂正が行なわれていた。

第１図は、この発明の背景となるインターリー
ブおよびデインターリーブの処理を説明するため
のデータフオーマツトの図解図である。図示で
は、１フレームを１ブロツクとし、１ブロツクが
D0〜D7の８ワードからなる誤り訂正ブロツクを
示す。この場合において、グループ１は標本化信
号ワードに誤り訂正符号を付加したD0〜D7の８
ワードからなる第Ｎ番目の誤り訂正ブロツクを示
す。たとえば、ワードD0〜D5がデータであり、
ワードD6およびD7が誤り訂正符号である。但
し、Ｎは整数である。グループ２は１ブロツク内
の各ワードD0、D1、D2〜D7の遅延量を示し、
それは０、ｄ、2d〜7dと定められている。但し、
ｄは整数の単位遅延量を示し、たとえば１ワード
のデータ伝送時間に選ばれる。以下の説明におい
ては、一例としてｄ＝16としている。インターリ
ーブに際しては、１ブロツク内の各ワードD0〜
D7が、各ワードに対応する遅延量だけ遅延され
る。グループ３はインターリーブ後の１ブロツク
のワード構成を示す。インターリーブの処理後に
おいて、各ブロツクは、異なつた番号の誤り訂正
ブロツク内にあつたワードで構成され、それがレ
コード盤等の記録媒体に記録される。グループ４
は、前述のごとくインターリーブされたデータを
デインターリーブする場合における各ワードごと
の遅延量を示す。デインターリーブの際の遅延量
は、インターリーブの際の遅延量に逆比例した値
に選ばれる。たとえば、インターリーブ時の遅延
量がワードD0、D1〜D7のそれぞれにつき０、ｄ
〜7dに選ばれた場合は、デインターリーブ時に
遅延量はそれぞれ7d、6d〜０に選ばれる。グル
ープ５は、デインターリーブの処理が行なわれた
後の１誤り訂正ブロツクのフオーマツトを示す。
図示から明らかなように、各ワードD0〜D7は、
すべてＮ−7d番目の誤り訂正ブロツクのワード
と等しくなり、遅延量7dがある点を除いてイン
ターリーブ前の組合せに戻つたことになる。

第１図に示すようなインターリーブの処理およ
びデインターリーブの処理を行なうと、伝送路上
でバースト誤りが生じて、グループ３で示すブロ
ツクの８ワード分の長さの誤りが生じたとして
も、デインターリーブの処理を行なうことにより
誤つたワードが分散されるので、デインターリー
ブの処理によつて得られた１ブロツク内では１ワ
ードのみの誤りとなり、訂正が可能となる。この
ようなインターリーブおよびデインターリーブの
処理を実現するためには、１ブロツクのワードデ
ータをメモリに一旦蓄え、その後所定の順序で各
ワードを読出す方法が用いられる。以下に、イン
ターリーブおよびデインターリーブを行なう際の
メモリのアドレス制御を説明する。

まず、デインターリーブを行なう場合につき説
明する。

第２図は、デインターリーブ処理を行なう場合
における従来のメモリのアドレス指定装置のブロ
ツク図である。図において、アドレス指定装置１
０は、書込アドレス指定回路１０１および読出ア
ドレス指定回路１０２を含む。以下に、アドレス
指定装置１０の具体的な構成を説明する。入力端
子１１ａには、書込サンプルクロツクWS（以下
クロツクWSと言う。）が与えられる。このクロ
ツクWSは、カウンタ１２の加算入力端子UPに
与えられる。カウンタ１２は、３ビツト出力を有
し、クロツクWSの与えられるごとに加算動作し
て、その計算値を１ブロツク内のワードに対応す
る書込アドレスデータとして導出する。入力端子
１１ｂには、書込ブロツク変更クロツクWB（以
下クロツクWBと言う。）が与えられる。このク
ロツクWBは、カウンタ１２のリセツト端子Ｒに
与えられるとともに、カウンタ１３の加算入力端
子UPに与えられる。これらのカウンタ１２およ
び１３の出力によつてメモリ４０の書込アドレス
が決定される。すなわち、カウンタ１２の出力
は、メモリ４０の下位３ビツトを指定する書込ア
ドレスデータとしてセレクタ１４に与えられる。
カウンタ１３の出力は、メモリ４０の上位アドレ
スを指定する書込アドレスデータとしてセレクタ
１４に与えられる。

入力端子１１ｃには、読出サンプルクロツク
RS（以下クロツクRSと言う。）が与えられる。こ
のクロツクRSは１誤り訂正ブロツク内の８ワー
ドに対応する。クロツクRSは、カウンタ１５の
加算入力端子UPに与えられるとともに、カウン
タ１６の加算入力端子UPにも与えられる。カウ
ンタ１５は、３ビツト出力を有し、クロツクRS
が与えられるごとに加算動作し、入力端子１１ｄ
へ入力されるクロツクRBによつてリセツトされ
る。クロツクRBは、読出ブロツク変更クロツク
であつて、誤り訂正ブロツクの番号が進むととも
に１クロツクずつ与えられる。このブロツクRB
は、カウンタ１７の加算入力端子UPに与えられ
る。カウンタ１７は、４ビツト出力を有し、キヤ
リー出力端子CAからキヤリー出力をカウンタ１
８の加算入力端子UPに与える。カウンタ１８は、
その計算値をカウンタ１６のパラレルロード入力
として与える。カウンタ１６には、入力端子１１
ｅに与えられるロードクロツクLDが入力される。
これらのカウンタ１５〜１７の出力によつてメモ
リ４０の読出アドレスが決定される。すなわち、
カウンタ１５の出力は下位３ビツトのアドレスを
指定する読出アドレスデータとして導出される。
カウンタ１６および１７の出力はメモリの上位の
アドレスを指定する読出アドレスデータとして導
出される。これらの読出アドレスデータがセレク
タ１４に与えられる。

セレクタ１４は、入力端子１１ｆに与えられる
セレクト信号SLによつて、書込アドレスまたは
読出アドレスを切換えて導出するものである。こ
のセレクタ１４で選択された書込アドレスデータ
または読出アドレスデータは、メモリのアドレス
データとして出力端子１１ｇから導出されて、メ
モリ４０に与えられる。

初期設定回路１９には、カウンタ１７および１
８の出力が入力される。この初期設定回路１９
は、カウンタ１７および１８の出力で決まる値が
０のとき、カウンタ１３のカウント値を７ｄに設
定する出力を発生するものである。

第２図に示すアドレス指定装置の動作を詳細に
説明する前に、第３図を用いてその概略的な動作
を説明する。第３図は、デインターリーブを行な
う際の１ワード内の１ビツトあたりのメモリマツ
プを図解的に示した図である。行アドレスとして
上位アドレス値が選ばれており、列アドレスとし
て下位３ビツトのアドレス値が選ばれている。三
角印は書込データを示し、丸印は読出データを示
す。データの書込は、行アドレスを所定値に保ち
つつ、列アドレスを０から７に１ずつ変化させて
行なう。同様のことを、行アドレスを１ずつ更新
しながら行なう。図では、行アドレス7d、列ア
ドレス０〜７にデータ（D0、Ｎ）、（D1、Ｎ−
ｄ）、（D2、Ｎ−2d）、（D3、Ｎ−3d）、（D4、Ｎ−
4d）、（D5、Ｎ−5d）、（D6、Ｎ−6d）および
（D7、Ｎ−7d）がそれぞれ順に書込まれている場
合を示す。データの読出は、書込時のアドレスか
ら7dだけ減算して得られる行アドレスにｄを加
算するごとに列アドレスを０から７に１ずつ変化
させて行なう。同様のことを、行アドレスを１ず
つ更新しながら行なう。図では、アドレス（０、
１）、（ｄ、１）、（2d、２）、（3d、３）、（4d、
４）、（5d、５）、（6d、６）および（7d、７）の
データ（D0、７−7d）、（D1、Ｎ−7d）、（D2、Ｎ
−7d）、（D3、Ｎ−7d）、（D4、Ｎ−7d）、（D5、Ｎ
−7d）、（D6、Ｎ−7d）および（D7、Ｎ−7d）が
順に読出される場合を示す。この読出されたデー
タが、デインターリーブされたものである。

さて、第２図に示すアドレス指定装置の動作
を、第３図ないし第５図を用いて詳細に説明す
る。第４図は、書込アドレス指定回路１０１の動
作を説明するためのタイムチヤートである。第５
図は、読出アドレス指定回路１０２の動作を説明
するためのタイムチヤートである。

まず、主に第４図のタイムチヤートに沿つて書
込アドレス指定回路１０１の動作を説明する。な
お、図示の例では、１伝送ブロツク（第１図に示
すグループ３）中の８ワードが上位アドレスを一
定とし、かつ下位アドレスを０〜７まで変化させ
て書込まれ、次のブロツクがクロツクWBによつ
て上位アドレスを１だけ進めて書込まれる場合を
示す。

時刻t1において、クロツクWBによつてカウン
タ１２がリセツトされるとともにカウンタ１３は
１だけ加算される。このため、カウンタ１２の出
力OUT１２が０になるとともに、カウンタ１３
の出力OUT１３はその直前の値、たとえば7d−
１から7dに変化する。

時刻t2において、カウンタ１２は、クロツク
WSが与えられるとその計数値を１だけ進歩して
１を出力する。このとき、書込データWDATA
のうち、第Ｎ番目のブロツク内の先頭のワード
（D0、Ｎ）のデータが、時刻t1と時刻t2の期間に
おいてメモリに書込まれる。そのアドレスは、上
位アドレス値をｍ、下位アドレス値をｎとしたと
き、（ｍ、ｎ）であり、この場合は、カウンタ１
３の出力OUT１３の値7dが上位アドレス値ｍと
なり、カウンタ１２の出力０が下位アドレス値ｎ
となるので、アドレスは（7d、０）である。次
のワード（D1、Ｎ−ｄ）のデータは、アドレス
（7d、１）に書込まれる。以後同様にして、下位
３ビツトのアドレスが１ワードごとに１ずつアツ
プして、カウンタ１３の出力OUT１３とカウン
タ１２の出力OUT１２とで決定される書込アド
レスへワードD2〜D7のデータが書込まれる。

そして、時刻t3において、８ワードのデータの
書込が終了すると、クロツクWBが与えられる。
このため、カウンタ１３の計数値が１だけ歩進さ
れて、上位アドレスｍが7d＋１となり、次のＮ
＋１番目のブロツク内の各ワードのデータが順次
書込まれる。なお、実際は、この場合はカウンタ
１３のカウント値が上限に達し、カウント値は０
に巡回し、上位アドレスｍも０に巡回する。

次に、主に第５図のタイムチヤートに沿つて読
出アドレス指定回路１０２の動作を説明する。

時刻t1において、クロツクRBが入力されると、
カウンタ１５はリセツトされ、その出力OU１５
は０になる。これにより、下位読出アドレスは０
となる。一方このとき、カウンタ１３は初期設定
回路１９によつて7dなる値が初期設定されて、
読出アドレス指定回路１０１の上位アドレスが書
込アドレス指定回路１０２のそれよりも7dだけ
遅れるように設定されている。このため、書込ア
ドレス指定回路１０１の上位アドレスが7dのと
きは、カウンタ１７のカウント値およびカウンタ
１８のカウント値で構成される上位読出カウント
値URCVは０である。すなわち、初期設定回路
１９は、メモリの書込アドレスと読出アドレスが
ぶつからないようにするためのものである。もし
初期設定回路１９がないと、電源投入により、書
込、読出の両アドレスがランダムなアドレスから
始まり、読出のデータの組合せが正規のものとな
らない。初期設定回路１９において初期値7dが
一定設定されると、書込および読出のフレーム周
波数が同一の場合、書込および読出の両アドレス
が一定の関係を保ちつつメモリを巡回する。

時刻t4において、ロードクロツクLDが入力端
子１１ｅに与えられると、カウンタ１６には０が
ロードされる。これにより上位アドレスｍは０に
なり、その結果読出アドレスは（０、０）とな
る。このときメモリ４０からは、第３図に示すよ
うに、データ（D0、Ｎ）に対して7dブロツクだ
けの前のデータであるデータ（D0、Ｎ−7d）が
読出される。

時刻t5において、クロツクRSが与えられると、
カウンタ１５の出力OUT１５が１となる。これ
と同時に、カウンタ１６が１だけ歩進される。こ
のことは上位読出アドレスｍがｄだけ歩進される
ことに相当する。このため、メモリの読出アドレ
スは（ｄ、１）となり、データ（D1、Ｎ−ｄ−
6d）＝（D1、Ｎ−7d）がメモリ４０から読出され
る。

以後同様にして、クロツクRSによりカウンタ
１５および１６の計算値を１ずつ歩進させて、両
計数値で指定される。アドレスに記憶されている
データを読出すことによつて最終的には第１図の
グループ５で示す第Ｎ−7d番目の誤り訂正ブロ
ツクのワード配列を得ることができる。

以上のような動作を、書込系と読出系の同期を
とりながら、しかもワードD7のデータは書込ん
でから読出すようにクロツクの位相を合わせて行
なわせることにより連続的にデインターリーブが
行なわれる。第１図の例では、グループ３に示す
ブロツクのデータを上位アドレス7dに書込んだ
後、次のブロツクのデータを上位アドレス０の番
地に書込み、読出アドレス（7d、７）のデータ
（D7、Ｎ−7d）を読出した後、次の誤り訂正ブロ
ツクの先頭ワードのデータ（D0、Ｎ−7d＋１）
をアドレス（１、０）から読み始めることによ
り、ワード内の１ビツトあたり８×（7d＋１）ビ
ツトのメモリを巡回してデインターリーブを行な
うことができる（８は下位アドレス数に相当し、
7d＋１は上位アドレス数に相当する。第３図参
照。）。

以上に、デインターリーブを行なう際のメモリ
のアドレス制御につき説明した。インターリーブ
を行なう際のメモリのアドレス制御についても、
以上の説明から容易に理解されるであろうけれど
も、明確化のため以下に簡単に説明する。

第６図は、インターリーブを行なう際の１ワー
ド内の１ビツトあたりのメモリマツプを図解的に
示した図である。第３図との相違点を主に説明す
る。データの書込は、行アドレスを所定値に保ち
つつ、列アドレスを０から７に１ずつ変化させて
行なう。同様のことを、行アドレスを１ずつ更新
しながら、行なう。それらは、デインターリーブ
の場合と同様である。図では、行アドレス7d、
列アドレス０〜７にデータ（D0、Ｎ）、（D1、
Ｎ）、（D2、Ｎ）、（D3、Ｎ）、（D4、Ｎ）、（D5、
Ｎ）、（D6、Ｎ）および（D7、Ｎ）がそれぞれ順
に書込まれている場合を示す。データの読出は、
書込時の行アドレスからｄを減算するごとに列ア
ドレスを０から７に１ずつ変化させて行なう。同
様のことを、行アドレスを１ずつ更新しながら行
なう。図では、アドレス（7d、０）、（6d、１）、
（5d、２）、（4d、３）、（3d、４）、（2d、５）、
（ｄ、６）および（０、７）から、そこにそれぞ
れ書込まれていたデータ（D0、Ｎ）、（D1、Ｎ−
ｄ）、（D2、Ｎ−2d）、（D3、Ｎ−3d）、（D4、Ｎ−
4d）、（D5、Ｎ−5d）、（D6、Ｎ−6d）および
（D7、Ｎ−7d）が順に読出される場合を示す。以
上により、第１図のグループ２に示した遅延量が
得られ、インターリーブが行なわれる。

以上のようなインターリーブを第２図に示した
アドレス指定装置を用いて行なうためには、カウ
ンタ１６をダウンに変更するのみでよい。したが
つて、インターリーブを行なう際の第２図のアド
レス指定装置の動作の詳細は、以上の変更点を考
慮に入れながら、第４図および第５図およびそれ
らに関連する説明を再度参照されたい。

しかしながら、第１図に示したようなインター
リーブまたはデインターリーブを行なう場合、ワ
ード内の１ビツトあたりに真に必要なメモリ容量
は、各遅延量０〜7dの合計である28dビツトであ
るのに対して、第２図に示した従来のアドレス指
定装置を用いる場合は、先に説明したように、ワ
ード内の１ビツトあたり８×（7d＋１）ビツトの
メモリ容量が必要であつた。すなわち、真に必要
とするメモリ容量の約２倍のメモリ容量を必要と
しており不経済であつた。それゆえ、真に必要と
するメモリ容量に近いメモリ容量でインターリー
ブおよびデインターリーブを行なうことができる
ようなメモリ回路が要望されていた。

それゆえ、この発明は、メモリを用いてデータ
をインターリーブまたはデインターリーブする場
合、真に必要とするメモリ容量に近いメモリ容量
でインターリーブおよびデインターリーブを行な
うことができようなメモリ回路を提供することを
目的とする。

この発明は、要約すれば、メモリのアドレス指
定方法を、いわばメモリ内で折返すようにしたも
のである。

以下、この発明の実施例を図面に基づき説明す
る。

第７図は、この発明の一実施例を示すブロツク
図である。この実施例は、略言すれば、メモリ４
０へデータを書込むときにアドレス指定する書込
アドレス指定回路２０、前記書込アドレス指定回
路２０に接続されていて、初期読出し行アドレス
を与える初期設定回路５０、前記初期設定回路５
０に接続されていて、メモリ４０からデータを読
出すときにアドレス指定する読出アドレス指定回
路３０および書込アドレス指定回路２０および読
出アドレス指定回路３０に接続されていて、それ
らのうちのいずれ一方を切換えてメモリ４０に接
続するセレクタ１４を備える。書込アドレス指定
回路２０は、行アドレスを正の所定整数値Ａに保
ちつつ列アドレスを所定整数値Ｂずつ加算する第
１のアドレス指定手段、列アドレスが正の所定整
数値Ｃに達したことに応答して行アドレスを所定
整数値Ｄだけ減算する第２のアドレス指定手段お
よび行アドレスを所定整数値Ｅずつ減算するとと
もに、それに歩調を合わせて列アドレスを前記所
定整数値Ｂずつ減算する第３のアドレス指定手段
を備える。読出アドレス指定手段３０は、前記初
期読出し行アドレスに前記所定整数値Ｅずつ加算
するとともに、それに歩調を合わせて列アドレス
をも前記所定整数値Ｂずつ加算する第４のアドレ
ス指定手段、列アドレスが前記所定整数値Ｃに達
したことに応答して行アドレスを所定整数値Ｇだ
け減算する第５のアドレス指定手段および行アド
レスを正の所定整数値Ｈに保ちつつ列アドレスを
前記所定整数値Ｂずつ減算する第６のアドレス指
定手段を備える。

次に、第７図に示すアドレス指定装置の詳細な
構成および動作につき説明する。第７図は、第２
図の場合と同様に、デインターリーブを行なう場
合のブロツク図である（なお、インターリーブを
行なう場合については、後で説明する。）。

書込アドレス指定回路２０は、ゲート回路２
１、カウンタ２２、制御回路２３、カウンタ２４
〜２６および減算器２７を備える。ゲート回路２
１は、クロツクWSおよび制御回路２３の出力
Ａ，Ｂが入力される。このゲート回路２１は、後
に第８図に示すように２つのオアゲート２１１，
２１２から構成される。カウンタ２２は、２ビツ
ト出力を有するアツプダウンカウンタであつて、
ゲート回路２１の一方の出力Ｃが加算入力端子
UPに与えられ、他方の出力Ｄが減算入力端子
DNに与えられる。カウンタ２２のリセツト端子
Ｒには、クロツクWBが入力される。カウンタ２
４は、４ビツトカウンタであつて、クロツクWB
によつて歩進され、初期設定回路５０によつて初
期設定される。カウンタ２５は、カウンタ２４の
キヤリー出力を入力とし、初期設定回路５０の出
力でプリセツトされる。カウンタ２６は、ゲート
回路２１の出力Ｄが減算入力端子DNに与えら
れ、パラレルロード入力としてカウンタ２５の出
力が与えられる。カウンタ２６は、入力端子１１
ｆを介して入力される書込ロードクロツク（以下
クロツクWLという。）が与えられるごとに、カ
ウンタ２５の出力をロードする。減算器２７は、
制御回路２３の出力Ａが“１”（ハイレベル）の
とき０を、またはその出力Ａが“０”（ローレベ
ル）のとき4d＋１を、カウンタ２４の出力とカ
ウンタ２６の出力とで構成される値から減算する
ものである。このカウンタ２２の出力がｎビツト
の書込アドレスとしてセレクタ１４に与えられ、
減算器２７の出力がｍビツトの書込アドレスデー
タとしてセレクタ１４に与えられる。したがつ
て、メモリ４０はカウンタ２２の計算値によつて
下位２ビツトの書込アドレスが指定され、減算器
２７の出力によつて上位書込アドレスが指定され
る。

読出アドレス指定回路３０は、書込アドレス指
定回路２０と同様の構成であり、ゲート回路３
１，カウンタ３２、制御回路３３、カウンタ３４
〜３６および減算器３７を備える。減算器３７
は、制御回路３３の出力Ａが“１”のとき０を、
出力Ａが“０”のとき3d＋１をカウンタ３４の
出力とカウンタ３６の出力とで構成される値から
減算するように働く。それ以外の構成は読出アド
レス指定回路２０と同様であるため、詳細な説明
を省略する。

書込アドレス指定回路２０および読出アドレス
指定回路３０の動作の詳細な説明をする前に、ゲ
ート回路２１、制御回路２３、減算器２７および
初期設定回路２８の個々の構成および動作につき
説明する。

第８図は第７図のゲート回路２１および制御回
路２３の詳細な回路図である。制御回路２３の具
体的な構成を説明すると、ナンドゲート２３１
は、カウンタ２２の出力OUT２２を入力として
受け、３（すなわち、２進法の11）が入力される
と“０”（ローレベル）を出力するものである。
オアゲート２３２は、ナンドゲート２３１の出力
とクロツクWSが入力されて、その出力ＦをＤ型
フリツプフロツプ（以下DFFという。）２３３の
クロツク入力端子Ｔに与える。DFF２３３のリ
セツト入力端子Ｒには、クロツクWBが入力され
る。DFF２３３の入力端子Ｄは電源Ｖに接続さ
れる。DFF２３３の反転出力端子からの反転
出力Ａおよびナンドゲート２３１からの出力Ｅ
は、ナンドゲート２３４に与えられる。

第８図および第９図を参照してゲート回路２１
および制御回路２３の動作を説明する。第９図は
ゲート回路２１および制御回路２３の動作を説明
するためのタイムチヤートである。

時刻t1において、クロツクWBがローレベルに
なると、カウンタ２２およびDFF２３３がリセ
ツトされる。このため、ナンドゲート２３１の出
力ＥおよびDFF２３３の反転出力Ａが共にハイ
レベルとなり、ナンドゲート２３４の出力Ｂがロ
ーレベルとなる。以後、クロツクWSはオアゲー
ト２１１を介してカウンタ２２の加算入力端子
UPに与えられる。

時刻t6において、オアゲート２１１の出力Ｃの
立下がりで、カウンタ２２の出力OUT２２が３
となり、ナンドゲート２３１の出力Ｅがローレベ
ルとなる。

時刻t7において、オアゲート２３２の出力Ｆに
よつて、DFF２３３の反転出力Ａがハイレベル
からローレベルに変化する。このため、ナンドゲ
ート２３４の出力Ｂは、時刻t6から次のクロツク
WBが変化する時刻t3までの期間中ハイレベルと
なり、DFF２３３の出力Ａは、時刻t7から時刻t3
までの期間中ローレベルとなる。これによつて、
オアゲート２１１は、時刻t1〜t6の期間に入力さ
れたクロツクWSを出力する。オアゲート２１２
は、時刻t7〜t3の間に入力されたクロツクWSを
出力する。したがつて、カウンタ２２は、その出
力OUT２２を０から３までカウントアツプし、
計数値３を２クロツク間維持した後、０までダウ
ンカウントするような動作を繰返す。

第１０図は、減算器２７を示すブロツク図であ
る。減算器２７は、４ビツトの加算器２７１、ｍ
−４ビツトの加算器２７２および補数設定器２７
３を備える。加算器２７１にはカウンタ２４の出
力OUT２４が入力され、加算器２７２にはカウ
ンタ２６の出力OUT２６が入力される。カウン
タ２７１および２７２の出力OUT２７は、ｍビ
ツトのアドレスデータとしてセレクタ１４に与え
られる。補数設定器２７３は、減算器２７におい
て減算すべき値4d＋１の補数［4d＋１］を設定
し、制御回路２３の出力Ａが“１”のとき０を出
力し、出力Ａが“０”のとき補数［4d＋１］を
出力する。加算器２７１および２７２は、カウン
タ２４の出力OUT２４とカウンタ２６の出力
OUT２６とで構成される値に０または補数［4d
＋１］を加算する。但し、メモリのアドレスは巡
回するので、加算結果が桁上げになつた場合は、
桁上げ分は無視する。したがつて減算器２７は、
制御回路２３の出力Ａが“１”のとき０を、出力
Ａが“０”のとき4d＋１を、カウンタ２４の出
力OUT２４とカウンタ２６の出力OUT２６とで
構成される値から減算する。なお、減算器３３に
ついても、減算する値が3d＋１である以外は、
減算器２７と同様である。

第１１図は、初期設定回路５０を示すブロツク
図である。初期設定回路５０は、０検出回路５
１、アンドゲート５２およびインバータ５３を備
える。０検出回路５１は、たとえば、ｍビツトの
入力端子を有するナンドゲートで構成される。０
検出回路５１には、カウンタ３４の出力OUT３
４およびカウンタ３５の出力OUT３５で構成さ
れるｍビツトの値が入力される。０検出回路５１
は、その入力が０のとき“１”をアンドゲート５
２に対して出力する。インバータ５３にはクロツ
クRB（負論理）が入力され、そこにおいて極性
の反転されたクロツクRBはアンドゲート５２に
与えられる。したがつて、カウンタ３４の出力
OUT３４およびカウンタ３５の出力OUT３５で
構成される値が０のときにクロツクRBが入力さ
れるとアンドゲート５２は“１”を出力する。ア
ンドゲート５２からの“１”の出力はカウンタ２
４およびカウンタ２５に与えられ、それによりカ
ウンタ２４の出力およびカウンタ２５の出力で構
成される値を７ｄに強制的に初期設定する。

第７図に示すアドレス指定装置の動作を詳細に
説明する前に、第１２図を用いてその概略的な動
作を説明する。第１２図は、デインターリーブを
行なう際の１ワード内の１ビツトあたりのメモリ
マツプを図解的に示した図である。行アドレスと
して上位アドレスが選ばれており、列アドレスと
して下位２ビツトのアドレスが選ばれている。列
アドレスが２ビツトであることが第３図との大き
な相違点である。三角印は書込データを示し、丸
印は読出データを示す。データの書込は、次のス
テツプで行なう。まず、行アドレスを所定値、た
とえば7d＋１に保ちつつ列アドレスを０から３
に１ずつ変化させる。図では、行アドレス7d＋
１、列アドレス０〜３にデータ（D0、Ｎ）、
（D1、Ｎ−ｄ）、（D2、Ｎ−2d）および（D3、Ｎ
−3d）がそれぞれ順に書込まれている場合を示
す。次に、列アドレスが３に達すると行アドレス
を4d＋１だけ減算する。その後、行アドレスを
ｄずつ減算するとともに、それに歩調を合わせて
列アドレスをも３から０に１ずつ減算する。図で
は、アドレス（3d、３）、（2d、２）、（ｄ、１）
および（０、０）にデータ（D4、Ｎ−4d）、
（D5、Ｎ−5d）、（D6、Ｎ−6d）および（D7、Ｎ
−7d）がそれぞれ順に書込まれている場合を示
す。以上と同様のことを、行アドレスを１ずつ更
新しながら行なう。データの読出は、次のステツ
プで行なう。まず、書込時の行アドレスから7d
だけ減算して得られる行アドレスにｄを加算する
ごとに列アドレスを０から３に１ずつ変化させ
る。図では、アドレス（１、０）、（ｄ＋１、１）、
（2d＋１、２）および（3d＋１、３）のデータ
（D0、Ｎ−7d）、（D1、Ｎ−7d）、（D2、Ｎ−7d）
および（D3、Ｎ−7d）が順に読出される場合を
示す。次に、列アドレスが３に達すると行アドレ
スを3d＋１だけ減算する。その後、行アドレス
を０に保ちつつ列アドレスを３から０に１ずつ減
算する。図では、アドレス（０、３）、（０、２）、
（０、１）および（０、０）のデータ（D4、Ｎ−
7d）、（D5、Ｎ−7d）、（D6、Ｎ−7d）および
（D7、Ｎ−7d）が順に読出される場合を示す。以
上と同様のことを、行アドレスを１ずつ更新しな
がら行なう。以上により、第１図のグループ４に
示した遅延量が得られ、デインターリーブが行な
われる。

さて、第７図に示すアドレス指定装置の動作
を、第１３図ないし第１５図を用いて詳細に説明
する。第１３図は、書込アドレス指定回路２０の
動作を説明するためのタイムチヤートである。第
１４図は、読出アドレス指定回路３０の動作を説
明するためのタイムチヤートである。第１５図
は、セレクタ１４の動作を説明するためのタイム
チヤートである。

まず、主に第１３図のタイムチヤートに沿つて
書込アドレス指定回路２０の動作を説明する。

時刻t1において、クロツクWBがローレベルと
なると、カウンタ２２の出力OUT２２が０とな
る。これと同時に、カウンタ２４の出力および２
５の出力で構成される上位アドレスｍを指定する
ための上位カウント値UWCVが１だけアツプさ
れる。これにより、上位カウント値UWCVは、
その直前の値、たとえば7dから7d＋１に変化す
る。

時刻t8において、ローレベルのクロツクWLが
与えられると、カウンタ２６にはカウンタ２５の
値がロードされる。このとき、制御回路２３の出
力Ａは“１”であり（第９図参照）、減算器２７
の減算数は０であるので、書込アドレスは（77d
＋１、０）となる。このため、書込データ
WDATAのうち、第Ｎ番目のブロツク内のワー
ド（D0、Ｎ）のデータが時刻t8〜t2の期間にお
いて、アドレス（7d＋１、０）へ書込まれる。

時刻t2において、クロツクWSの立上がりでカ
ウンタ２２の計数値が１となる。このため、次の
ワード（D1、Ｎ−ｄ）のデータがアドレス（7d
＋１、１）へ書込まれる。以後同様にして、クロ
ツクWSが与えられるごとに、カウンタ２２の計
数値が１ずつ歩進し、下位２ビツトのアドレスが
変化する。

そして、時刻t7において、カウンタ２２の出力
OUT２２は３になる。そして、第９図で説明し
たように制御回路２３の出力Ａが“０”となり、
減算器２７の減算数が4d＋１となるため、アド
レスが（3d、３）に変化する。したがつて、ワ
ード（D4、Ｎ−4d）のデータがアドレス（3d、
３）へ書込まれる。

時刻t9において、クロツクWSが、ゲート回路
２１の出力Ｄとなり、カウンタ２２およびカウン
タ２６の減算入力端子DNに与えられる。このた
め、クロツクWSがローレベルからハイレベルに
変化すると、カウンタ２２の出力OUT２２が１
だけダウンし、下位アドレスが１だけダウンする
とともに、カウンタ２６の計数値も１だけダウン
（すなわち上位アドレスｍがｄだけダウン）する。
これによつて、ワード（D5、Ｎ−5d）のデータ
がアドレス（2d、２）へ書込まれる。以後同様
にしてワード（D6、Ｎ−6d）のデータがアドレ
ス（ｄ、１）へ、ワード（D7、Ｎ−7d）のデー
タがアドレス（０、０）へ順次書込まれる。この
ようにして、時刻t1からt3までの期間において、
１ブロツクのデータ書込が終了する。なお、時刻
t3以後は、前述の動作と同様にして上位カウント
値UWCVが１だけアツプして（すなわち7d＋２
となり）、次のブロツクの各ワードのデータの書
込が行なわれる。なお、実際は、この場合は、カ
ウンタ２４およびカウンタ２５の値が上限に達
し、上位カウント値UWCVは０に巡回する。

次に、主に第１４図のタイムチヤートに沿つて
読出アドレス指定回路３０の動作を説明する。

時刻t1において、クロツクRBがローレベルに
なると、それによつてカウンタ３２はリセツトさ
れ、その出力OUT３２は０になる。それととも
に、カウンタ３４の出力および３５の出力で構成
される上位読出カウント値URCVが１だけアツ
プし、その直前の値Ａから１に変化する。ここ
で、読出アドレス指定回路２０と書込アドレス指
定回路３０の上位アドレスｍを対比すると、上位
読出カウント値URCVが０のとき、初期設定回
路５０によつて上位書込カウント値UWCVが7d
に設定されている（第１１図およびそれの説明を
参照されたい。）。また、クロツクWBとクロツク
RBとが同一周波数に選ばれているため、上位書
込カウント値UWCVが7d＋１のとき、上位読出
カウント値URCVが１となる。すなわち、初期
設定回路５０は、メモリの書込アドレスと読出ア
ドレスがぶつからないようにするためのものであ
る。もし初期設定回路５０がないと、電源投入に
より、書込、読出の両アドレスがランダムなアド
レスから始まり、読出のデータの組合せが正規の
ものとならない。初期設定回路５０において初期
値7dが一度設定されると、書込および読出のフ
レーム周波数が同一の場合、書込および読出の両
アドレスが一定の関係を保ちつつメモリを巡回す
る。

時刻t4において、ロードクロツクLDがカウン
タ３６に与えられると、カウンタ３６はカウンタ
３５の出力である０をロードする。このとき、制
御回路３３の出力Ａは“１”であり、減算器３７
の減算は０であるので、指定されるアドレスは
（１、０）となる。アドレスが（１、０）のとき
のデータは、アドレスが（7d＋１、０）のデー
タ（D0、Ｎ）よりも7dだけ前のブロツクのデー
タであるため、メモリ４０からの出力データ
RDATAは、ワード（D0、Ｎ−7d）のデータと
なる。

時刻t5において、ゲート回路３１の出力Ｃによ
つて、カウンタ３２の出力OUT３２が１となり、
カウンタ３６の計数値が１だけアツプする。すな
わち、上位アドレスｍがｄだけアツプする。この
とき指定されるアドレスは、（ｄ＋１、１）とな
る。したがつて、メモリ４０から読出されるデー
タは、ワード（D1、Ｎ−ｄ−6d）＝（D1、Ｎ−
7d）のデータである。このような動作がワード
（D3、Ｎ−7d）のデータを読出すまで繰返され
る。

時刻t10以後は、制御回路３３の出力Ａが“０”
になることによつて、減算器３７の減数が3d＋
１となる。このため、アドレスが（０、３）とな
り、ワード（D4、Ｎ−7d）のデータがメモリか
ら読出される。

時刻t11において、カウンタ３２のみが１だけ
ダウンし、アドレスが（０、２）となる。このア
ドレス（０、２）で指定されるワード（D5、Ｎ
−7d）のデータがメモリから読出される。以後
同様にして、クロツクRSが与えられるごとに、
カウンタ３２の値が１ずつダウンして、ワード
（D6、Ｎ−7d）のデータおよびワード（D7、Ｎ
−7d）のデータが順次読出される。

時刻t12において、第Ｎ−7d番目の誤り訂正ブ
ロツクの８ワードの読出が終了する。

第１５図はセレクタ１４の動作を説明するため
のタイムチヤートである。入力端子１１ｆに与え
られるセレクト信号SLによつて、セレクタ１４
は書込アドレスWADと読出アドレスRADとを選
択的に切換えてメモリ４０に与える。たとえば、
セレクト信号SLがハイレベルの場合は、書込ア
ドレスWADが選択されて、メモリ指定アドレス
SADとして、出力端子１１ｇを介してメモリ４
０に与えられる。一方、セレクタ信号SLがロー
レベルのとき、読出アドレスRADが選択されて、
メモリの指定アドレスSADとして、出力端子１
１ｇを介してメモリ４０に与えられる。書込アド
レスWADが選択された場合と、読出アドレス
RADが選択された場合とにおけるメモリの指定
アドレスSADは、第１５図を参照すれば容易に
理解できるであろうから、その詳細な説明は省略
する。第１５図のように、クロツクWBとクロツ
クRBとを同一周期とし、かつまた、クロツク
WSとクロツクRSとを同一周期とし、書込アドレ
スWADと読出アドレスRADとをセレクト信号
SLにより切換えることにより、連続的にデイン
ターリーブを行なうことができる。

なお、デインターリーブを行なう場合、メモリ
のアドレス指定方法は、前述したものに限らな
い。他のアドレス指定方法を以下に簡単に説明し
ておく。第１６図ないし第１８図は、デインター
リーブを行なう際に他のアドレス指定方法を用い
る場合のメモリマツプを図解的に示した図であ
る。三角印は書込データを示し、丸印は読出デー
タを示す。

第１６図の場合、データの書込は次のステツプ
で行なう。まず、行アドレスを所定値たとえば
7d＋１に保ちつつ、列アドレスを３から０に１
ずつ変化させる。次に、列アドレスが０に達する
と、行アドレスを4d＋１だけ減算する。その後、
行アドレスをｄずつ減算するとともに、それに歩
調を合わせて列アドレスを０から３に１ずつ加算
する。以上と同様のことを、行アドレスを１ずつ
更新しながら行なう。データの読出は次のステツ
プで行なう。まず、書込時の行アドレスから7d
だけ減算して得られる行アドレスにｄを加算する
とともに、それに歩調を合わせて列アドレスを３
から０に１ずつ変化させる。次に、列アドレスが
０に達すると行アドレスを3d＋１だけ減算する。
その後、行アドレスを０に保ちつつ列アドレスを
０から３に１ずつ加算する。以上と同様のこと
を、行アドレスを１ずつ更新しながら行なう。以
上のようなアドレス指定方法を第７図に示したア
ドレス指定装置を用いて行なうためには、それに
次のような小さな変更を加えればよい。

(1) カウンタ２２および３２の加算入力端子UP
と減算入力端子DNとを入替える。

(2) カウンタ２２および３２のリセツト端子Ｒは
不要であり、両カウンタは、それぞれ、クロツ
クWBおよびRSにより３をセツトする。

(3) 制御回路２３および３３に含まれている３を
検出するナンドゲートに代えて０を検出するオ
アゲートを用いる。

第１７図の場合、データの書込は次のステツ
プで行なう。まず、行アドレス7dからｄずつ
減算するとともに、それに歩調を合わせて列ア
ドレスを０から３に１ずつ加算する。次に、列
アドレスが３に達すると、行アドレスに3d＋
１を加算する。その後行アドレスを7d＋１に
保ちつつ、列アドレスを３から０に１ずつ変化
させる。以上と同様のことを、行アドレスを１
ずつ更新しながら行なう。データの読出は、次
のステツプで行なう。まず、行アドレスを０に
保ちつつ、列アドレスを０から３に１ずつ変化
させる。次に、列アドレスが３に達すると、行
アドレスに4d＋１を加算する。その後、行ア
ドレスをｄずつ加算するとともに、それに歩調
を合わせて列アドレスを３か０に１ずつ減算す
る。以上と同様のことを、行アドレスを１ずつ
更新しながら行なう。以上のようなアドレス指
定方法を第７図に示したアドレス指定装置を用
いて行なうためには、それに次のような小さな
変更を加えればよい。

(4) カウンタ２６の減算入力端子DNにゲート回
路２１の出力Ｃを入力する。

(5) カウンタ３６の加算入力端子UPにゲート回
路３１の出力Ｄを入力する。

第１８図の場合、データの書込は次のステツプ
で行なう。まず、行アドレスを7dからｄずつ減
算するとともに、それに歩調を合わせて列アドレ
スを３から０に１ずつ減算する。次に、列アドレ
スが０に達すると、行アドレスに3d＋１を加算
する。その後、行アドレスを7d＋１に保ちつつ、
列アドレスを０から３に１ずつ変化させる。以上
と同様のことを、行アドレスを１ずつ更新しなが
ら行なう。データの読出は次のステツプで行な
う。まず、行アドレスを０に保ちつつ、列アドレ
スを３から０に１ずつ変化させる。次に、列アド
レスが０に達すると、行アドレスに4d＋１を加
算する。その後、行アドレスをｄずつ加算すると
ともに、それに歩調を合わせて列アドレスを０か
ら３に１ずつ加算する。以上と同様のことを、行
アドレスを１ずつ更新しながら行なう。以上のよ
うなアドレス指定方法を第７図に示したアドレス
指定装置を用いて行なうためには、それに前記(1)
〜(5)の変更を加えればよい。

以上に、デインターリーブを行なう際のメモリ
のアドレス制御につき詳細につき詳細に説明し
た。インターリーブを行なう際のメモリのアドレ
ス制御についても、以上の説明から容易に理解さ
れるであろうけれども、明確化のため以下に簡単
に説明する。第１９図ないし第２２図は、インタ
ーリーブを行なう場合のメモリマツプを図解的に
示した図である。三角印は書込データを示し、丸
印は読出データを示す。

第１９図の場合、データの書込は次のステツプ
で行なう。まず、行アドレスを7d＋１に保ちつ
つ、列アドレスを０から３に１ずつ変化させる。
次に、列アドレスが３に達すると、行アドレスを
3d＋１だけ減算する。その後、行アドレスをｄ
ずつ加算するとともに、それに歩調を合わせて列
アドレスを３から０に１ずつ減算する。以上と同
様のことを、行アドレスを１ずつ更新しながら行
なう。データの読出は次のステツプで行なう。ま
ず、書込時の行アドレス7d＋１からｄずつ減算
するごとに、それに歩調を合わせて列アドレスを
０から３に１ずつ変化させる。次に列アドレスが
３に達すると行アドレスを4d＋１だけ減算する。
その後、行アドレスを０に保ちつつ、列アドレス
を３から０に１ずつ減算する。以上と同様のこと
を、行アドレスを１ずつ更新しながら行なう。以
上により、第１図のグループ２に示した遅延量が
得られ、インターリーブが行なわれる。以上のよ
うなアドレス指定方法を第７図に示したアドレス
指定装置を用いて行なうためには、それに次のよ
うな小さな変更を加えればよい。その動作の詳細
は、その変更を考慮に入れながら前記説明を再度
参照されたい。

(1) カウンタ２６の減算入力端子DNを加算入力
端子UPに変更する。

(2) カウンタ３２の加算入力端子UPを減算入力
端子DNに変更する。

第２０図の場合、データの書込は次のステツ
プで行なう。まず、行アドレスを7d＋１に保
ちつつ、列アドレスを３から０に１ずつ変化さ
せる。次に、列アドレスが０に達すると、行ア
ドレスを3d＋１だけ減算する。その後、行ア
ドレスをｄずつ加算するとともに、それに歩調
を合わせて列アドレスを０から３に１ずつ加算
する。以上と同様のことを、行アドレスを１ず
つ更新しながら行なう。データの読出は、次の
ステツプで行なう。まず、書込時の行アドレス
7d＋１からｄずつ減算するごとに、それに歩
調を合わせて列アドレスをも３から０に１ずつ
変化させる。次に、列アドレスが０に達する
と、行アドレスを4d＋１だけ減算する。その
後、行アドレスを０に保ちつつ列アドレスを０
から３に１ずつ加算する。以上と同様のこと
を、行アドレスを１ずつ更新しながら行なう。
以上のようなアドレス指定方法を第７図に示し
たアドレス指定装置を用いて行なうためには、
それに次のような小さな変更を加えればよい。

(3) 上記(1)、(2)の変更およびデインターリーブの
場合の(1)〜(3)の変更。

第２１図の場合、データの書込は次のステツ
プで行なう。まず、行アドレスを０からｄずつ
加算するとともに、それに歩調を合わせて列ア
ドレスをも０から３に１ずつ加算する。次に、
列アドレスが３に達すると、行アドレスに4d
＋１を加算する。その後、行アドレスを7d＋
１に保ちつつ、列アドレスを３から０に１ずつ
変化させる。以上と同様のことを、行アドレス
を１ずつ更新しながら行なう。データの読出は
次のステツプで行なう。まず、行アドレスを０
に保ちつつ、列アドレスを０から３に１ずつ変
化させる。次に、列アドレスが３に達すると、
行アドレスに3d＋１を加算する。その後、行
アドレスをｄずつ減算するとともに、それに歩
調を合わせて列アドレスを３から０に１ずつ減
算する。以上の同様のことを、行アドレスを１
ずつ更新しながら行なう。以上のようなアドレ
ス指定方法を第７図に示したアドレス指定装置
を用いて行なうためには、それに次のような小
さな変更を加えればよい。

(4) 上記(1)、(2)の変更およびデインターリーブの
場合の(4)、(5)の変更。

第２２図の場合、データの書込は次のステツ
プで行なう。まず、行アドレスを０からｄずつ
加算するとともに、それに歩調を合わせて列ア
ドレスを３から０に１ずつ減算する。次に列ア
ドレスが０に達すると、行アドレスに4d＋１
を加算する。その後、行アドレスを7d＋１に
保ちつつ列アドレスを０から３に１ずつ変化さ
せる。以上と同様のことを、行アドレスを１ず
つ更新しながら行なう。データの読出は次のス
テツプで行なう。まず、行アドレスを０に保ち
つつ、列アドレスを３から０に１ずつ変化させ
る。次に、列アドレスが０に達すると、行アド
レスに3d＋１を加算する。その後、行アドレ
スをｄずつ減算するとともに、それに歩調を合
わせて列アドレスを０から３に１ずつ加算す
る。以上と同様のことを、行アドレスを１ずつ
更新しながら行なう。以上のようなアドレス指
定方法を第７図に示したアドレス指定装置を用
いて行なうためには、それに次のような小さな
変更を加えればよい。

(5) 上記(3)および(4)の変更。

以上のように、この発明によれば、たとえば第
１７図から明らかなように、書込時に最初の４ワ
ード（D0〜D3）を行アドレスをｄずつ変えて書
込み、後の４ワード（D4〜D7）は行アドレスを
変えずに書込むようにして、第１図に示したデイ
ンターリーブが実現するように読出動作を行なう
ことができる。したがつて、従来のアドレス指定
装置を用いた場合の約半分のメモリ容量でインタ
ーリーブまたはデインターリーブを行なうことが
できる。このため、メモリ容量が従来の約半分で
済むため経済的であり、さらに、装置の小型化、
低消費電力化をも図ることができる。特に、この
発明の効果は、アドレス指定装置部分をLSI化
し、メモリを外付けとするような構成の場合に、
一層顕著となる。

【図面の簡単な説明】

第１図は、この発明の背景となるインターリー
ブおよびデインターリーブの処理を説明するため
のデータフオーマツトの図解図である。第２図
は、デインターリーブ処理を行なう場合における
従来のメモリのアドレス指定装置のブロツク図で
ある。第３図は、デインターリーブを行なう際の
１ワード内の１ビツトあたりのメモリマツプを図
解的に示した図である。第４図は、書込アドレス
指定回路１０１の動作を説明するためのタイムチ
ヤートである。第５図は読出アドレス指定回路１
０２の動作を説明するためのタイムチヤートであ
る。第６図は、インターリーブを行なう際の１ワ
ード内の１ビツトあたりのメモリマツプを図解的
に示した図である。第７図は、この発明の一実施
例を示すブロツク図である。第８図は、第７図の
ゲート回路２１および制御回路２３の詳細な回路
図である。第９図は、ゲート回路２１および制御
回路２３の動作を説明するためのタイムチヤート
である。第１０図は、減算器２７を示すブロツク
図である。第１１図は、初期設定回路５０を示す
ブロツク図である。第１２図は、デインターリー
ブを行なう際の１ワード内の１ビツトあたりのメ
モリマツプを図解的に示した図である。第１３図
は、書込アドレス指定回路２０の動作を説明する
ためのタイムチヤートである。第１４図は、読出
アドレス指定回路３０の動作を説明するためのタ
イムチヤートである。第１５図は、セレクタ１４
の動作を説明するためのタイムチヤートである。
第１６図ないし第１８図は、デインターリーブを
行なう際に他のアドレス指定方法を用いる場合の
メモリマツプを図解的に示した図である。第１９
図ないし第２２図は、インターリーブを行なう場
合のメモリマツプを図解的に示した図である。 図において、１４はセレクタ、２０は書込アド
レス指定回路、２１はゲート回路、２２はカウン
タ、２３は制御回路、２４ないし２６はカウン
タ、２７は減算器、３０は読出アドレス指定回
路、３１はゲート回路、３２はカウンタ、３３は
制御回路、３４ないし３６はカウンタ、３７は減
算器、４０はメモリ、５０は初期設定回路であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 複数ワードのデータからなるブロツクを単位
   として当該ブロツク内の各ワードにそれぞれ異な
   る遅延を与えて元とは異なるデータの組合わせを
   生成するメモリ回路であつて、 メモリと、 前記メモリの書込アドレスの行アドレスを生成
   する第１の行アドレス生成手段および列アドレス
   を生成する第１のアドレス生成手段と、 前記列アドレスの値が所定数ｃになつたときこ
   れを検出する第１の検出手段と、 前記メモリの読出アドレスの行アドレスを生成
   する第２の行アドレス生成手段および列アドレス
   を生成する第２の列アドレス生成手段と、 前記列アドレスが所定数ｃになつたときこれを
   検出する第２の検出手段と、 前記第１の列アドレス生成手段、前記第１の行
   アドレス生成手段および前記第１の検出手段によ
   り生成されたデータ書込用アドレスと、前記第２
   の列アドレス生成手段、前記第２の行アドレス生
   成手段および前記第２の検出手段により生成され
   たデータ読出用アドレスのうち、いずれか一方を
   選択して前記メモリに供給する選択回路とを備
   え、 デインターリーブ時に前記メモリへ１ブロツク
   のデータを書込む際は、列アドレスを初期値ｐに
   １ワードごとに所定数ａずつ加算するとともに、
   行アドレスを初期値ｆに所定数ｅずつ減算し、列
   アドレスが所定数ｃに達した次のワードの列アド
   レスは所定数ｃのままで行アドレスを所定数ｇを
   加算した値に変化させ、その後行アドレスを変化
   させることなく１ワードごとに列アドレスを前記
   所定数ａずつ減算してゆく手順で書込アドレスを
   発生して前記メモリに与え、 １ブロツク分のデータを前記メモリから読出す
   際は、行アドレスを初期値ｂに保持したままで列
   アドレスを初期値ｐに１ワードごとに所定数ａず
   つ加算してゆき、列アドレスが所定数ｃに達した
   次のワードの列アドレスは所定数ｃのままで行ア
   ドレスをｂから所定数ｄを加算した値に変化さ
   せ、その後１ワードごとに列アドレスを所定数ａ
   ずつ減算するとともに行アドレスを所定数ｅずつ
   加算する手順で読出アドレスを発生して前記メモ
   リに与えるようにしたことを特徴とする、メモリ
   回路。 ２ 前記インターリーブ時に前記メモリへ１ブロ
   ツクのデータを書込む際は、列アドレスを初期値
   ｐに１ワードごとに所定数ａずつ加算するととも
   に行アドレスを初期値ｆから所定数ｅずつ加算
   し、列アドレスが所定数ｃに達した次のワードの
   列アドレスはその所定数ｃのままで行アドレスを
   所定数ｇを加算した値に変化させ、その後行アド
   レスを変化させることなく１ワードごとに列アド
   レスを所定数ａずつ減算する手順で書込アドレス
   を発生してメモリに与え、 １ブロツクのデータを前記メモリから読出す際
   は、行アドレスを初期値ｂに保持したままで列ア
   ドレスを初期値ｐに１ワードごとに所定数ａずつ
   加算し、列アドレスが所定数ｃに達した次のワー
   ドは列アドレスが所定数ｃのままで行アドレスを
   初期値ｂから所定数ｄを加算した値に変化させ、
   その後１ワードごとに列アドレスを所定数ａずつ
   減算するとともに行アドレスを所定数ｅずつ減算
   する手順で読出アドレスを発生してメモリに与え
   るようにしたことを特徴とする、特許請求の範囲
   第１項記載のメモリ回路。 ３ 前記ｂ＝ｆであることを特徴とする、特許請
   求の範囲第２項記載のメモリ回路。